元件電場模擬

3.2 元件電場模擬

之前的章節已經探討 Corner Effect 對於轉換特性的影響，例如可以降低次臨界 斜率、增加驅動電流、抑制短通道效應.…等優點，本節將繼續討論 Corner Effect 對於 FNT 的影響。首先利用 ISE TCAD 模擬環繞式閘極元件的電場分布，並把模 擬出來的角落電場代入 FNT 的公式，加以探討穿隧電流大小。模擬的元件依照實 際元件的大小設計，閘極電壓也按照實際操作寫入抹除時所施加的電壓，並假設沒 有任何的電荷儲存於閘極氧化層(Gate Oxide)與捕捉電荷層(Trapping Layer)。在此假 設任何的電荷注入電荷捕捉層都會被困住，電荷沒有任何的機率可以從缺陷中釋 放。

首先模擬寫入(Program)時的電場分布，此時閘極電壓施加 22V，如圖 3-4。為 了探討平邊區域(flat surface)與角落區域(corner region)兩者電場的差異，本實驗將圖 3-4 做兩個切線，取出平邊區域(切線 A)與角落區域(切線 B)的電場絕對值，如圖 3-5，3-6。可以發現平邊區域因為沒受到 Corner Effect 影響，電場大約 9.1×10⁶ V/cm，

而角落區域因為 Corner Effect 的影響，擁有最大的電場約 1.6×10⁷ V/cm。

圖 3-4、當閘極電壓為 22V 時，GAA 結構的電場分布模擬圖，其中切線 A 為平邊 區域，切線 B 為角落區域。

A

B

33

圖 3-5、當閘極電壓為 22V 時，平邊區域(切線 A)的電場絕對值分布圖。

圖 3-6、當閘極電壓為 22V 時，角落區域(切線 B)的電場絕對值分布圖。

-0.02 0.00 0.02 0.04

0.0

Abs(Electric Field) (V/cm)

Distance(µm)

flat surfase (A) Gate Voltage=22V

J

_h1

J

_e1

-0.02 0.00 0.02 0.04

0.0

Abs(Electric Field) (V/cm)

Distance(µm)

corner (B) Gate Voltage=22V

J

_h2

J

_e2

34

元件操作在寫入(Program)時，閘極施加正電壓，在通道表面與穿隧氧化層 (Tunneling Oxide)產生電場，讓能帶圖彎曲，發生 FNT，使通道表面的電子注入捕 捉電荷層(Trapping Layer)，讓 V_th改變。同時，閘極與 Blocking Oxide 的表面也有 個電場，使閘極的電洞發生 FNT 注入捕捉電荷層。因此注入的有效穿隧電流為兩 效質量比(mhox)為 0.77。h-bar 為普郎克常數除以兩倍的圓周率，即 h/2π=1.054×10^-34 J-S，單電子的電荷量 q 為 1.6×10^-19C。以上的參數整理於表 3-1。

35

表 3-1、FNT 公式的參數整理。

接下來本實驗將圖 3-5 中，通道與 Tunneling Oxide 的接面電場絕對值代入公式 3-1，求出電子穿隧電流密度 Je1=1.05×10^-5 A/cm²，將閘極與 Control Oxide 的接面電 場絕對值代入公式 3-1，求出電洞穿隧電流密度 Jh1=2.71×10^-28 A/cm²。可以發現平 邊區域(切線 A)在閘極電壓為 22V 的時候，電洞由閘極注入(Gate Injection)的現象並 不明顯，電子注入的電流密度 Je1 遠大於電洞注入的電流密度 Jh1。利用圖 3-6，也 可以取得角落區域(切線 B)在閘極電壓為 22V 時的電子穿隧電流密度 J_e2=1.17×10¹ A/cm²和電洞穿隧電流密度 J_h2=1.66×10^-73A/cm²。本實驗發現不管是角落區域(切線 B)或是平邊區域(切線 A)，有效的穿隧電流密度都是由通道表面注入的穿隧電流主 導，而且角落區域(切線 B)的電子穿隧電流密度 Je2 遠大於平邊區域(切線 A)的 Je1

約 6 個次方，因此模擬結果証實，受到 Corner Effect 影響的區域可以增加穿隧電流 密度，提升 Program 的效率。

以上本實驗模擬閘極施加 22V 的情形，接下來本實驗模擬閘極電壓為-24V 的 電場分布，如圖 3-8。也同時在圖 3-8 中做兩條切線，其中切線(C)代表平邊區域(flat surface)，而切線(D)代表角落區域(corner)，並將兩者的電場絕對值取出，分別用圖 3-9 與圖 3-10 表示。可以發現角落區域因為 Corner Effect 的影響，擁有較大的電場 約 1.7×10⁷ V/cm。

參數名稱 參數值 單位

ΦBe 3.15 eV

ΦBh 4.3 eV

q 1.6E-19 C

hbar 6.6E-16 eV-S

M0 9.11E-31 Kg

Meox 0.5

Mhox 0.77

Π 3.14

36

圖 3-8、當閘極電壓為-24V 時，GAA 結構的電場絕對值分布模擬圖，其中切線 C 為平邊區域，切線 D 為角落區域。

圖 3-9、當閘極電壓為-24V 時，平邊區域(切線 C)的電場絕對值分布圖。

C

D

-0.02 0.00 0.02 0.04

0.0 2.0x10⁶ 4.0x10⁶ 6.0x10⁶ 8.0x10⁶ 1.0x10⁷ 1.2x10⁷ 1.4x10⁷ 1.6x10⁷ 1.8x10⁷ 2.0x10⁷

Abs(Electric Field) (V/cm)

Distance (nm)

flat surface(C) Gate Voltage=-24V

J

_h3

J

_e3

37 的閘極電子穿隧的效率大於通道電洞穿隧的效率，產生 Gate Injection 的現象 [39,40]。會產生 Gate Injection 的現象並不是本實驗所希望見到的，原本操作在 Erase 時，ΔVth應該會小於 0，但是元件的設計不良等因素，可能產生 Gate Injection 使

-0.02 0.00 0.02 0.04

0.0

Abs(Electric Field) (V/cm)

Distance (nm)

corner (D) Gate Voltage=-24V

J

_h4

J

_e4

38

3.3 元件計憶體特性量測

上一節模擬出 GAA 結構的電場，並且代入 FNT 的公式，求得有效的穿隧電流 密度。由模擬結果得知，經由 Corner Effect 影響的區域，可以有效增加穿隧電流密 度，並且抑制 Gate Injection 現象。本章節將實際量測 GAA 結構和 TriGate 結構 Poly-Si NWs TFTs 的 Program/Erase 特性，並探討是否會因為 Corner Effect 的影響 多寡，而造成兩者在 Program/Erase 的特性差異。另外，本實驗量測 Retention Time 與 Endurance 等記憶體特性，探討元件可靠度的優劣。

3.3.1 FN Tunneling Program/Erase 特性量測

延續著之前的章節，接下來探討 GAA Poly-Si NWs SONOS-TFTs 在 Program/Erase 上的表現，並與 TriGate 結構比較 Window 大小。在此本實驗使 用 FN tunneling 的操作機制，在閘極施加電壓並且 S/D 端接地，利用閘極產生 垂直於通道的電場，使載子發生 FN tunneling，讓 V_th改變。以下量測，都是使 用通道長度為 1um 的八通道奈米線元件。

如圖 3-11，GAA 結構的元件經過閘極 22V 1mS 的 Program 後，I_d-Vg曲線 向右平移，V_th約為 6.5V。經過閘極-24V 1S 的 Erase 後，I_d-Vg曲線向左平移，

Vth約 3.5V。經過 FN tunneling 操作 Program/Erase 後的 Id-Vg曲線，Vth的差值 約 3V，並且次臨界斜率沒有改變，表示元件在此操作條件下可以運作，不會 對元件產生破壞。

39

0 2 4 6 8

1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

Drain Current (A)

Gate Voltage (V) Program 22V 1ms Erase -24V 1s GAA_L=1µm_8NWs

∆Vth=3V

圖 3-11、GAA 結構的元件經過 FNT 操作 Program/Erase 後的 I_d-V_g曲線。

為了更仔細的探討 GAA 結構的元件 Program/Erase 特性表現，本實驗做了 陣列式的量測。首先將元件操作在固定的 Vth狀態，固定 Program Voltage，改 變 Program Time，觀察 Vth在同個閘極電壓下，Vth對 Program Time 的變化。

例如圖 3-12 左下角紅色的線，本實驗先將元件 Vth操作約在 3.2V 的狀態，當 作初始的 Vth，依序閘極施加 12V 為期 1μS 到 1mS 的 Program Time，並紀錄 每次 Program 完的 V_th。可以發現在 Program Voltage 為 12V 時，V_th隨著時間 的增加而慢慢的增加，不過由於閘極氧化層太厚，Program Voltage 為 12V 時，

V_th並沒有很大的改變。此外本實驗也將 Program Voltage 依序增加至 22V，如 圖 3-12 中左下角的黃線，可發現 Program Time 只要 1μS 就可以使 V_th從 3.1V 增加至 4.9V，當 Program Time 增加至 1mS 時，Vth可以增加至 6.5V。

40

P/E time (Sec)

P12V

GAA_L=1µm_8NWs

圖 3-12、GAA 結構的元件對於 FNT 寫入抹除的特性圖。

由圖 3-12 左下角的資料，發現 Program Voltage 與 Program Time 深深的影 響元件 V_th的變化，越大的 Program Voltage 可以增加載子注入的效率，降低 Program 所需要的時間，即可達到想要的 V_th變化量。此外由於元件的閘極氧 化層太厚，TEOS/Nitride/TEOS=10-nm/5.5-nm/15-nm，造成需要增加更大的 Program Voltage 才能產生足夠的電場，所以此元件操作電壓必須操作大約 20V 以上。為了解決 P/E 操作電壓過大的問題，本實驗之後的實驗將使閘極氧化層 Program 還要差，如閘極電壓為-22V 時，Erase Time 要增加 1mS 以上才有微小 的 Vth變化量，甚至要增加到 1 秒才有 1V 以上的變化量。由於在同樣電場下，

電洞的有效質量與 Barrier High(ΦB)都大於電子，對於 FNT 有很大的影響，如 公式 3-1。因此並不意外 Program 與 Erase 效率會產生如此大的差異，並且根據 之前的模擬結果，當閘極電壓為 22V 時，corner region 的電子穿隧電流密度約

41

1.17×10¹ A/cm，而當閘極電壓為-24V 時，corner region 的電洞穿隧電流密度約 3.88×10^-6A/cm，兩者相差快 10⁷ 倍，因此可以驗證實際元件難以抹除(Hard to Erase)的現象。

接下來要比較 GAA 結構與 TriGate 結構的 P/E 效率，進而討論 Corner 數 量多寡對於 P/E 效率的影響。以下量測，都是使用通道長度為 1um 的八通道奈 米線元件。為了強調兩種結構在同樣的操作條件下的ΔVth 多寡，在此量測的 手法與圖 3-12 有些不同。首先在進行 Program 以前，都會進行一次固定條件 的 Erase。目的是為了確保上一次 Program 後的電荷不要影響下一次 Program 的正確性，因此 Erase 的條件要足夠大。反之，在進行 Erase 之前，都會進行 一次固定條件的 Program。而ΔV_th就是 P/E 後的 V_th減 P/E 前的 V_th，通常 Program 的時候ΔV_th>0，反之 Erase 的時候ΔV_th<0。

如圖 3-13，本實驗在每次 Program 以前，都會進行閘極電壓-22V 為期 1s 的 Erase 動作，以確保上次 Program 後的電荷都能去除，不影響下次 Program 的正確性。此外本實驗調變 Program 的條件，Program Voltage 有 20V 與 22V，

而 Program Time 從 1μS 調變至 1ms。首先看到圖 3-13 中，GAA 結構在閘極 電壓 22V 為期 1ms 的 Program 條件下，ΔVth約為 2.6V，但是 TriGate 結構的 ΔVth才只有 1.4V。並且在任何同樣 Program 條件下，GAA 結構的ΔVth大約 是 TriGate 結構的兩倍多，這可以證明 Corner Effect 對於 Program 效率的重要 性。

此外本實驗調變 Erase 的條件，Erase Voltage 有－20V 與－22V， Erase Time 從 1ms 調變至 1s，而 Program 的條件固定為 20V 為期 2ms，如圖 3-14。圖中 任何同樣條件下，GAA 結構的 Erase 效率都高於 TriGate 結構，例如 GAA 結 構在閘極電壓－22V 為期 1s 的條件下，ΔVth約為－1.9V，但是 TriGate 結構 的ΔVth才只有 1 V。這也可以證明 Corner Effect 對於 Erase 效率的重要性。

42

10

^-6

10

^-5

10

^-4

10

^-3

0.0

0.5 1.0 1.5 2.0

2.5

GAA_P22V^GAA_P20V TriGate_P20V TriGate_P22V

∆ V TH (V)

Program Time (s)

Erase -22V 1s

圖 3-13、GAA 與 TriGate 結構的元件對於 FNT 寫入的特性比較圖。

10

^-3

10

^-2

10

^-1

10

⁰

-2.0

-1.5 -1.0 -0.5

0.0

Program 20V 2ms

Erase Time (s)

∆

V TH (V )

GAA_E-20V GAA_E-22V TriGate_E-20V TriGate_E-22V

圖 3-14、GAA 與 TriGate 結構的元件對於 FNT 抹除的特性比較圖。

43

3.3.2 電荷儲存時間(Retention Time)量測

電荷儲存時間(Retention Time)是判斷快閃記憶體可靠度優劣的重要參數 之一。Retention Time 越長，代表記憶體元件儲存能力越好，元件儲存的電荷 經過長時間也不會發生漏電。反之 Retention Time 越短，代表記憶體元件儲存 能力很差，元件儲存的電荷易發生漏電，導致讀取資料時的錯誤。通常 Retention Time 的優劣取決於閘極氧化層的品質，假如閘極氧化層太薄或是品質不好都 會容易漏電，影響快閃記憶體元件的 Retention Time。

本節將使用 FN Tunneling 的操作方法，量測 1μm GAA Poly-Si 8NWs SONOS-TFT 在 Retention Time 的表現。為了避面 Grain Boundary 對於記憶體 特性的影響，本實驗使用八個奈米線通道的元件，使元件變異性降低。

接下來要介紹量測 Retention Time 的手法，首先本實驗將元件操作在室溫 (Room Temperature)，然後操作一次 Program 並且紀錄經過 Program 的元件 V_th 對於時間的變化。接著再操作一次 Erase，同樣的紀錄元件 V_th 對於時間的變 化。利用這兩條線來判斷元件在室溫下的 Retention Time 表現。如圖 3-15，元 件操作 Program 的條件為閘極電壓 20V 為期 2ms 的 Stress，而操作 Erase 的條 件為閘極電壓-22V 為期 1 秒的 Stress，本實驗可以發現元件在室溫下的電荷儲 存能力很好，Program 後 1 秒的 Vth≒5.92V，而經過 1 萬秒之後的 Vth≒5.91V，

Erase 後 1 秒的 Vth≒3.99V，而經過 1 萬秒之後的 Vth≒4.09V，兩者 Vth幾乎都 沒什麼改變。

此外本實驗將元件升溫至 85℃，探討在高溫中元件電荷儲存能力會受到高 溫而下降。如圖 3-15，圖中的紅線為升溫至 85℃的 Retention Time，此時 Program 與 Erase 的操作條件與室溫時的條件相同，本實驗可以發現升溫之後，元件保

此外本實驗將元件升溫至 85℃，探討在高溫中元件電荷儲存能力會受到高 溫而下降。如圖 3-15，圖中的紅線為升溫至 85℃的 Retention Time，此時 Program 與 Erase 的操作條件與室溫時的條件相同，本實驗可以發現升溫之後，元件保

在文檔中 環繞式閘極多晶矽奈米線薄膜電晶體於非揮發性記憶體研究 (頁 44-0)