Program/Erase 特性量測

另外，本實驗也針對有效氧化層厚度下降後的元件進行 Program/Erase 效 率的量測，如圖 3-20 與圖 3-21。圖 3-20 是說明 Program 的效率，操作的方法 如之前所說的，首先把元件初始 V_th固定於 4.2V 左右，接下來調變 Program Voltage 與 Program Time，並觀察其 Vth的變化。

本實驗可以發現有效氧化層厚度下降後的元件，其穿隧氧化層只有 5-nm，

可以增加電場強度並提升 Program 效率，不需要施加 20 幾伏的電壓讓元件產 生 Window，例如閘極電壓為 16V 為 期 1 μ S 的 Program ， 可 以 使 初 始 Vth=4.05V 增加至 6.12V，產生將近 2V 的 Window。

除此之外，本實驗也量測其 Erase 效率，如圖 3-21。同樣由於穿隧氧化層 厚 度下降的原因，增加電場並提升 Erase 的效率，例如閘極電壓為-17V 為期 50mS 的 Erase，可以使初始 V_th=5.82V 降低至 4.35V，產生將近 1.5V 的 Window。

雖然 Erase 的效率還是比 Program 的效率差，但是本實驗降低閘極氧化層整體 的厚度，成功的提升 Erase 的效率，除了 Erase 的電壓不需要再施加到-20 幾伏，

並且 Stress 的秒數也不必超過 1 秒，這是本實驗所預期的結果。

49

Program Time (s) Write 12V

Erase Time (s) V TH(V)

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3.4.4 Endurance 特性量測

上一節本實驗已經針對等效氧化層厚度下降的元件進行 Program 與 Erase 效率的量測，本實驗發現降低 EOT 的元件可以成功地提升 P/E 效率。但是 EOT 降低的元件是否會提升 P/E 效率，反而降低元件的可靠度，是接下來本實驗討 論的重點。

首先本實驗將量測 1μm GAA Poly-Si 20NWs SONOS-TFT 在 Endurance 的表現，而操作手法如同 3-3.3 節所介紹的，只是由於 EOT 下降，所以 Program 與 Erase 操作的條件有所不同，其餘手法都一樣。每次 Program 的閘極電壓為 15V 為期 1mS，而每次 Erase 的閘極電壓為-16V 為期 0.05S，window 大約控制 在 1V 左右，並記錄 10000 次迴圈的 Vth變化，如圖 3-22。

可以發現 EOT 下降後的元件可以操作 10000 次迴圈，雖然 window 的大小 有隨著 Stress 次數增加而變大，從一開始 Window 約 0.9V 左右，慢慢增加至 1.2V，但是還算在可以接受的範圍。另外本實驗也發現整體的 Vth經過 Stress 後有慢慢增加的趨勢，這也是因為閘極氧化層有受到 Stress 而受到破壞，閘極 氧化層會困住一些電子，造成 Vth有些微變大的現象。

0 1 2 3 4

3.5 4.0 4.5 5.0 5.5 6.0 6.5 7.0

Vth (V)

Stress cycle (10^#) Write 15V 1ms

Erase -16V 0.05s

圖 3-22、有效氧化層厚度(EOT)下降後的 GAA 元件，其 Endurance 的表現。

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3.4.5 Retention Time 特性量測

接下來要量測 Retention Time，討論 EOT 降低後的元件是否 Retention Time 以會變差。首先本實驗將上一節操作過 10000 次迴圈的元件操作在室溫(Room Temperature)，然後操作一次 Program 並且紀錄經過 Program 的元件 V_th對於時 間的變化。接著再操作一次 Erase，同樣的紀錄元件 V_th對於時間的變化。利用 這兩條線來判斷元件在室溫下的 Retention Time 表現。如圖 3-23，元件操作 Program 的條件為閘極電壓 15V 為期 1ms 的 Stress，而操作 Erase 的條件為閘 極電壓-16V 為期 50mS 的 Stress，本實驗可以發現元件在室溫下的電荷儲存能 力很好，Program 後 1 秒的 Vth≒5.48V，而經過 1 萬秒之後的 Vth≒5.42V，Erase 後 1 秒的 Vth≒4.58V，而經過 1 萬秒之後的 Vth≒4.57V，兩者 Vth幾乎都沒什 麼改變。此外，本實驗推算此元件在室溫下經過十年後，window 還維持約有 0.9V。雖然不能說 Retention Time 的特性很好，但是還可以接受。

10⁰ 10¹ 10² 10³ 10⁴ 10⁵ 10⁶ 10⁷ 10⁸

Retention time (sec) Write_15V_1ms

Afer 10k cycles stress @ Room temperature

∆V_th=0.9V 10 years

圖 3-23、有效氧化層厚度(EOT)下降後的 GAA 元件，經過 10000 次 Stress 後，其在室溫下 Retention Time 的表現。

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第四章 結論與未來展望

(Summary and Future Work)

本實驗利用側壁 Spacer 及光微影製程技術，成功製作出環繞式閘極(Gate-All-Around) 結構的多晶矽奈米線薄膜電晶體，並與 SONOS 記憶體(SONOS-type memory)結合。利 用側壁 Spacer 的技術，不須使用先進的微影技術即可簡易地製作出奈米線結構電晶體，

可以大量減少微影製程成本。由 TCAD 半導體數值模擬結果顯示，環繞式閘極包覆住方 型的奈米線通道時，其四個通道角落會因角落效應(Corner effect)而產生極大的電場。因 此環繞式閘極結構不僅可以增加閘極對通道的掌控能力，應用在非揮發性記憶體時，可 以利用其包覆方型奈米線通道所產生的角落效應，提升寫入抹除的速度，抑制閘極注入 的效率。

本研究實際做出環繞式閘極多晶矽奈米線薄膜電晶體，並與三閘極結構與傳統平面 式結構的薄膜電晶體比較。由實驗結果顯示，由於環繞式閘極結構其閘極包覆通道面積 大、閘極掌控能力最強，因此不論在電晶體驅動電流、次臨限斜率、汲極引發能位障下 降…等電晶體轉換特性，環繞式閘極結構都優越於其他閘極結構。實驗結果顯示，將環 繞式閘極結構應用於 SONOS 記憶體，其記憶體寫入抹除的效率上也優越於三閘極結構 的 SONOS 記憶體，可以證明 Corner Effect 對於記憶體寫入抹除效率上的影響性。最後 本實驗量測環繞式閘極結構的 SONOS 記憶體，顯示其擁有優越的 Retention Time 與 Endurance，並且期盼此元件可以應用在未來 System On Panel(SOP)的技術。

本實驗成功地利用環繞式閘極結構提昇薄膜電晶體的特性，但由於環繞式閘極結構 包覆通道的面積增加，其閘極引發漏電流(GIDL)也很明顯。抑制 GIDL 的製程技術有很 多種，最常見的就是輕汲極參雜(LDD)，在此將介紹一種新穎的非對稱閘極結構並且應 用於環繞式閘極，雖然此論文並無使用此製程技術，但希望在未來此新穎的概念能實際 應用在元件上。

非對稱閘極結構的概念其實很簡單，就是一個環繞式閘極結構的電晶體，其汲極端 使用三閘極結構，並且搭配較厚的閘極氧化層，目的是降低汲極端的電場，使 GIDL 的 現象降低。雖然增加汲極端的氧化層厚度會降低驅動電流，但是只要元件設計得當，就 可以損失很少的驅動電流，卻可以大大的降低 GIDL 的現象。以下將用 TCAD 模擬非對

53

稱結構的電晶體電性，探討此結構是否可以降低閘極引發的漏電流。首先介紹非對稱結 構元件的設計，其中通道高與寬各為 50-nm，閘極控制的通道長度為 500-nm，閘極氧化 層厚度為 15-nm，然而汲極有 100-nm 區域為三閘極結構，其閘極氧化層厚度為 65-nm，

閘極與源汲極為 N⁺高摻雜區域約為 1×10²⁰(1/cm³)，其通道剖面圖如圖 4-1(a)所示。另外 環繞式閘極結構的閘極氧化層都為 15-nm，如圖 4-1(b)。

圖 4-1 元件結構的結構示意圖，並對照右下角的參雜濃度表，(a)非對稱閘極結構，(b 環 繞式閘極結構。

D S

D S

(a)

(b)

54

接著模擬這兩種結構在 I_d-V_g圖的表現，根據模擬結果顯示，使用非對稱結構時，

雖然降低了驅動電流，但在閘極電壓為-5V 的時候，非對稱結構可以降低漏電流近 5 個 order，明顯地抑制 GIDL 的現象，如圖 4-2。為了證明非對稱結構可以降低汲極端的電 場，本實驗將兩種元件操作在元件關閉的狀態(Gate Voltage=-5V，Drain Voltage=2V，

Source Voltage=0V)，探討兩者的通道電場大小，如圖 4-3，本實驗可以發現兩者在汲極 端的電場明顯的不同，非對稱結構明顯降低了汲極端電場。另外將通道表面的電場絕對

Drain Current (A)

Gate Voltage (V) Asymmetric_gate

GAA VD=2V

圖 4-2、模擬非對稱結構與環繞式閘極結構的 I_d-Vg曲線圖。

55

圖 4-3、模擬非對稱結構與環繞式閘極結構的通道電場圖。

-0.5 0.0 0.5 1.0 1.5

0.0 2.0x10⁵ 4.0x10⁵ 6.0x10⁵ 8.0x10⁵ 1.0x10⁶

1.2x10⁶ GAA

Asymmetric_gate

Y=0

Abs(ElectricField) (V/cm)

X(µm)

VG=-5V VD=2V

圖 4-4、模擬非對稱結構與 GAA 結構通道表面電場圖。

D S

D S (a)

(b)

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另外此論文中有實際做出環繞式閘極與三閘極結構，並且比較兩者對於元件的影 響。不論是模擬結果或是實際量測的結果顯示，環繞式閘極都是優越於三閘極結構，其 中一個主要原因是環繞式閘極包覆住方型奈米線通道時，四個角落所產生的角落效應，

優越於三閘極結構只會在兩個角落產生角落效應，因此電性有明顯的差異。但是假如是 環繞式閘極與Ω閘極比較，環繞式閘極會包覆四個通道表面與四個通道角落，而Ω閘極 會包覆三個通道表面與四個通道角落，兩者同樣是包覆四個通道角落，因此猜測兩者少 了角落效應的差異，兩者電性應該會非常的接近，因此本實驗實際製作出兩種結構的元 件，並且將介紹初步的量測比較結果。

首先是兩者元件的 TEM 圖，如圖 4-5，其中圖 4-5(a)為Ω閘極的結構，而圖 4-5(b) 為環繞式閘極的結構，兩者通道高度約為 65-nm，通道寬度為 40-nm，其堆疊式閘極氧 化層為(TEOS=5-nm/Nitride=4.3-nm/TEOS=6.7-nm)。接著針對通道長度為 800-nm 的兩種 結構元件進行 I_d-V_g的比較，如圖 4-6，並在圖內顯示兩者的 V_th、DIBL 與 SS。可以發 現環繞式閘極結構在 I_d-Vg的表現上雖然優越於Ω閘極的結構，但是兩者差異很小，甚 至幾乎沒有。這也如本實驗預期的一樣，少了角落效應的差異，其元件特性上差異會很 相近。但在這裡只是初步的比較，詳細的探討與研究兩者結構對於元件的影響是本實驗 往後的目標，包括兩者在電晶體上的轉換特性比較、製程的良率(Yield)上的比較、電性 變異性(Fluctuation)的比較、記憶體特性上的比較…等議題。

圖 4-5、Ω閘極結構與 GAA 結構的奈米線通道 TEM 圖。

(a)

(b)

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Ω -Gate_L=0.8um 8NWs SS=241mV/dec

Drain Current (A/um)

Gate Voltage (V)

GAA_V_d=0.1V

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