論文架構

本論文將以環繞式閘極結構(GAA)多晶矽奈米線薄膜電晶體為主軸，將此結構與非 揮發性記憶體結合，探討其轉換特性與記憶體特性的表現，並且與傳統平面式結構和三 閘極結構(TriGate)比較。希望證明此結合薄膜電晶體與非揮發性記憶體的新穎元件，可 以利用環繞式閘極結構提昇薄膜電晶體的轉換特性，同時增加非揮發性記憶體的寫入抹 除效率，並且相信此高效能的元件可以成功的適用在未來 SOP 的應用上。

在論文架構上，首先介紹 GAA 結構的元件製作流程與電晶體轉換換性的量測，其 中為了證明 GAA 結構其優越的閘極能力與四個角落的 Corner Effect，本研究利用 ISE-TCAD 模擬環繞式閘極結構結合奈米線薄膜電晶體後的電晶體特性，並與三閘極 (TriGate)結構比較 Corner Effect 的大小與轉換電性上的差異。除此之外，本研究也實作 出 GAA 結構、TriGate 結構的奈米線薄膜電晶體與傳統平面式薄膜電晶體(Planar device)，實際量測三者在電晶體轉換電性上的差異，並與模擬結果比較。

接著將介紹 GAA 結構的元件與非揮發性記憶體結合後，其記憶體特性上的表現。

本實驗針對 GAA 結構與 TriGate 結構進行記憶體寫入抹除效率的量測，討論 Corner Effect 對於記憶體寫入抹除效率的的影響。並且量測此新穎結構的元件在可靠度上面的 表現，包括 Retention Time 與 Endurance 量測。最後，本研究也提出一些方法，希望可 以提升 GAA 結構的特性並解決在應用上的問題。

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第二章

元件製作流程與基本電性量測

2.1 三維結構元件電性模擬

本節將利用ISE-TCAD模擬軟體，分別探討GAA結構與TriGate結構於奈米線通道的 閘極控制能力比較，和應用於薄膜電晶體後，Id-Vg電性上的比較。首先介紹元件結構，

如圖 2-1，奈米線長度為1000-nm，而受到閘極控制的通道長度(L)只有 500-nm，奈米 線通道高度(H)與通道寬度(W)各為 50-nm，閘極氧化層厚度(TOX)為 15-nm。

接下來介紹參數定義，奈米線通道的材料為Poly-Si，假設其材料擁有缺陷密度(Trap Density)。未受到閘極控制的奈米線通道，本實驗定義其離子佈值濃度為 磷 1×10²⁰ (1/cm³) ，分別當作源極與汲極區域(S/D Region)，而受到閘極控制的通道並無離子佈 值。閘極氧化層的材料為SiO2，假設它是完美的閘極氧化層，在此並未定義其缺陷密度。

閘極電極材料與S/D電極材料都設定其功函數(Work function)為 4.1eV。

由於此元件的尺寸並未很小，量子效應(Quantum Effect)並不明顯，所以在此並未加 入量子效應的物理機制，而是利用 Poisson Equation 與 DD model。並且考慮 Poly-Si TFTs 的閘極引發的汲極漏電流 Gate Induced Drain Leakage, GIDL）現象，所以在此本實驗不 使用 SHR 復合機制[31]，反而加入 Band to Band Tunneling 的復合機制[32]，加以探討 GAA 結構的 GIDL 現象。

以下將介紹模擬結果，首先本實驗將閘極電壓(V_g)設定於10伏，源汲極電壓都接地，

單純的觀察GAA結構與TriGate結構的閘極控制能力。圖 2-2，閘極電壓為10伏時的電位 分布圖，本實驗可以藉由此電位分布圖，很明顯的觀察到兩種結構的閘極控制面積，是 由GAA結構佔了優勢。而不一樣的電位分布，會直接影響到電子密度的分布。圖 2-3(a)，

閘極電壓為10伏GAA結構的電子密度圖，其電子密度平均的集中於四個表面與四個角 落。圖 2-3(b)，是只取圖通道表面的電子密度值做成的圖表，可以很明顯的發現四個角 落的電子密度比四個表面高出許多，此為Corner Effect。

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圖 2-1、模擬元件結構示意圖。

圖2-2、閘極電壓為10伏下的電位圖(a)GAA結構，(b)TriGate結構。

L=0.5um H=50nm

W=50nm

(a)

(b)

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圖2-3、閘極電壓為10V時GAA結構(a)電子密度圖，(b)通道表面電子密度圖。

圖2-4、閘極電壓為10V時TriGate結構(a)電子密度圖，(b)通道表面電子密度圖。

圖 2-4為TriGate結構的電子密度圖，由於閘極控制面積的減少，電子密度僅集中於 三個表面與四個角落，但是其中兩個角落Corner Effect也明顯減弱。圖 2-5為此兩種結 構的TFT在I_d-Vg的電性比較，並將轉換特性整理於表 2-1。由於GAA結構的閘極控制能

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Drain Current (A)

Gate Voltage (V)

Tox=15nm

GIDL@Vg=-2V 1.22e-11 3.42e-11

Note: VD=0.5V TOX=20nm L=0.5um W=50nm TPoly=50nm

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2.2 元件製作流程

首先利用高溫常壓水平爐管在六吋矽晶圓基板上濕氧化(Wet Oxidation)，產生450 nm的二氧化矽(SiO₂)，之後再用低壓水平爐管沉積50-nm的Amorphous-Si(α-Si)當做主動 層，如圖 2-6所示。

在此本實驗利用Spacer的技術定義本實驗的奈米線通道(Nanowire Channel)[33]，先 在 50-nm 的 α -Si 上 沉 積 80-nm 的 TEOS (Tetraethoxysilane ， 四 乙 氧 基 矽 烷 ， 化 學 式 : Si(OC2H5)4)，如圖 2-7，經過微影(Lithography)和乾蝕刻(Dry Etch)定義出方形的圖形，

如圖 2-8所示。再利用LPCVD沉積80-nm的氮化矽(Nitride)並乾蝕刻氮化矽 80-nm。此 時上一步的TEOS方形圖案周圍會殘存氮化矽，本實驗將利用之當作定義奈米線通道的 Hard Mask，如圖 2-9所示。製作出氮化矽的殘留物(Spacer)後，經過微影系統定義出源 極/汲極區(S/D Region)光阻的圖案，如圖 2-10，利用B.O.E(1：7)濕蝕刻去除TEOS，此 時主動層的Mask已經大致完成，如圖 2-11。接著進行乾蝕刻α-Si 50-nm，如圖 2-12，

並用Ozone Asher去除光阻，包括S/D Region和奈米線通道的主動層即完成，如圖 2-13 所示。

為了將α-Si奈米線通道轉換成Poly-Si奈米線通道，本實驗將元件在氮氣中進行600

℃ 24hr的退火。之後是環繞式閘極最重要的一個步驟，先將元件進行RCA清洗，利用 DHF(1：50)去除α-Si下面的二氧化矽200-nm，此時的奈米線通道將會懸空(Suspended)，

如圖 2-14。接著馬上進行多層閘極氧化層沉積，本實驗將懸空的元件，利用LPCVD先 後 沉 積 TEOS/Nitride/TEOS=(10.5-nm/5.5-nm/15.3-nm)，如圖 2-15，並沉積N⁺多 晶 矽 200-nm當作閘極，將懸空的奈米線通道環繞式的包覆，製作出環繞式閘極的結構。之後 利用微影與乾蝕刻技術，定義出閘極的圖案並蝕刻N⁺多晶矽，如圖 2-16。此時S/D上面 仍有多層閘極氧化層，本實驗用乾蝕刻去除TEOS 15.3-nm和Nitride 5.5-nm，但是仍留下 TEOS約10-nm尚未去除，是為了當作犧牲氧化層(Pad Oxide)，避免接下來的離子佈值(Ion Implantation)造成S/D的結構破壞，使表面粗操度增加，增加金屬的接觸電阻。此時，多 晶 矽 閘 極 上 的 光 阻 尚 未 去 除 ， 本 實 驗 利 用 它 達 成 自 我 對 準 (Self-alignment) 的 S/D Implantation。之後的製程步驟和標準製程大致相同，去除閘極光阻後，利用LPCVD疊 上300-nm的TEOS當作隔絕水氣層(Passivation layer)，再經過600℃ 6小時的活化，降低 S/D的接觸阻抗。利用微影與乾蝕刻技術，蝕刻出接觸孔(Contact Hole)，並以熱蒸鍍的 方式鍍鋁200-nm，並再次利用微影與蝕刻技術，蝕刻出金屬層圖案。最後，本實驗將元 件進行30分鐘的H₂ Sinter，修補鋁電極與S/D和多晶矽閘極的缺陷，降低接觸電阻。

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圖2-6、在wet oxide上面沉積非晶矽。

圖2-7、在非晶矽上面沉積TEOS。

圖2-8、以光阻當作Mask蝕刻出TEOS Block。

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圖2-9、利用乾蝕刻技術，蝕刻出Nitride Spacer。

圖2-10、利用微影技術Pattern出Source/Drain形狀。

圖2-11、利用BOE把TEOS Block去除。

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圖2-12、垂直性乾蝕刻非晶矽。

圖2-13、把Source/Drain上面的光阻去除。

圖2-14、利用DHF蝕刻wet oxide使奈米線通道懸空。

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圖2-15、(a)利用LPCVD環繞式沉積O/N/O閘極氧化層，(b)通道縱切面圖。

圖2-16、(a)利用LPCVD沉積Poly Gate並微影蝕刻出Poly Gate的形狀，(b)通道橫切面圖，

(c)通道縱切面圖。

(a)

(b)

(a) (b)

(c)

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2.3 元件TEM圖

以上是介紹元件的製程流程，元件完成後，本實驗進行 TEM Image 的確認。圖 2-17(a)(b)分別為 GAA 與 TriGate 兩種結構的 Nanowire Channel 剖面圖，可以清楚看到 奈米線通道為方形的結構，圖中通道的寬度(W_ch)約為 62-nm，高度(T_ch)約為 44-nm。NW 的寬度取決於 Nitride Spacer 的寬度，假如希望擁有較小線寬的奈米線，可以降低 TEOS Block 的高度，或是增加蝕刻 Nitride Spacer 時 Over Etch 的時間。然而，NW 的厚度主 要取決於沉積α-Si 的厚度，但也需注意蝕刻 TEOS Block 時，過大的 TEOS Over Etch 也 會同時造成α-Si 厚度的下降。

同 時 比 較 圖 2-17(a)(b) ， 可 以 明 顯 發 現 GAA 結 構 的 通 道 被 TEOS/Nitride/TEOS=(10.5-nm/5.5-nm/15.3-nm)和 N⁺ Poly Gate 環繞式均勻地包覆，然而

方形的通道結合 GAA 的結構，本實驗可以初步看到 GAA 結構比起 TriGate 結構，更能 使閘極控制面積有效的增加，並且通道的 Corner 數量也同時增加。由於三維結構閘極 的演變，使得閘極控制面積增加，本實驗定義一個參數：有效的通道寬度(W_eff)，GAA 結構的 W_eff為通道數目乘上 2(W_ch+Tch)，而 TriGate 結構的 Weff為通道數目乘上(W_ch+ Tch

+ Tch)，這個定義將在接下來的章節廣泛的應用。

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圖 2-17、奈米線通道的 TEM 圖(a)GAA 結構，(b)TriGate 結構，其中 Wch/Tch=62-nm/44-nm，O/N/O=10.5-nm/5.5-nm/15.3-nm。

Oxide Oxide Nitride

W

_ch

T

_ch

(a)

W

_ch

T

_ch

Oxide

Oxide

Nitride

(b)

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2.4 參數萃取方法

本節將介紹量測的參數萃取，包括臨限電壓(Threshold Voltage)、次臨界斜率 (Subthreshold Swing, SS)、汲極引發位能障下降(DIBL)等特性。將量到的參數比較分析，

而電性的量測機台主要以 HP 4156 半導體分析儀量測，軟體則為 ICS 操作系統，GPIB 為 連接兩硬軟體的溝通介面。

2.4.1 臨限電壓定義(Threshold Voltage)

Vth為MOSFET元件中最基本且重要的參數，它的定義方法為將量到的 Id-Vg

圖，在固定的Vd下，取Gm(Transconductance)最大值對應到 Id-Vg 下的Vg1且fit出一 條直線與X軸的切點Vg，在扣掉二分之一Vd(線性區電流等於零時)，即為Vth。而本 實驗是利用定電流法估計，在 Id = ( Weff / L ) × 10^-8A = Ith 時的 Vg 即為Vth，如圖 2-18。

圖2-18、定電流Vth定義方法。

-2 -1 0 1 2 3 4 5 6 7

1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

W

_eff

/L=1

µ

m/1

µ

m

Drain Current (A)

Gate Voltage (V)

I

_th

V

_th

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2.4.2 次臨界斜率定義(Subthreshold Swing)

次臨界斜率的定義方法為在弱反轉區的次臨界電流，取對數除以V_g 的倒數。

Drain Current (A)

Gate Voltage (V)

Weff/L=1µm/1µm

圖2-19、Subthreshold Swing定義方法。

2.4.3 汲極引發位能障下降定義(Drain Induce Barrier Lowing)

汲極引發位能障下降(DIBL)的原因是由於汲極端的電壓(V_d)增加，汲極端的位 能下降，連帶源極端的能位帳(VB)也隨之下降，而Vth下降，使元件容易導通，如圖 2-20。當元件越做越小，通道長度也隨之下降，DIBL的現象也會越來越明顯，越 小的DIBL值表示元件閘極控制能力強，源極端的能位障(VB)不容易被汲極端的電 壓影響(Vd)，是判斷元件閘極控制能力的重要指標。在此本實驗定義DIBL(mV/V) 的公式如下：

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Gate Voltage (V)

Drain Current (A)

Weff/L=1µm/1µm V_d=0.1V_linear

V_d=3V_saturation

I_th

24 後的Drain Current，是將Drain Current除以Weff，其單位為A/μm。規一化的目的是 為了表達單位通道寬度的電流，可以客觀的比較出元件優劣。

Drain Current

(

A/µm

)

Gate Voltage (V) GAA

TriGate

V_d=3V

L=1µm with 8NWs

圖2-22、GAA結構與TriGate結構的I_d-Vg圖。

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在圖 2-22中，本實驗可以印證模擬的結果，GAA結構由於閘極的控制面積變 大，使得閘極的控制能力變好，因此有較大的驅動電流、較小的DIBL、較小的次 臨界斜率…等優點，但是也同時造成GIDL變大。但是模擬的電性與實際量測的電 性有點不同，可能有以下的原因

(1) 模擬元件結構與實際結構不同。

(2) 模擬時的Gate oxide為完美的SiO2，但實際上是TEOS。

(3) Poly-Si 裡的Grain Boundary並未考慮。

(4) Poly-Si 的Trap density 模擬參數不正確。

雖然，模擬的數據與實際量測的數據有差異，不過可以看出大致上的趨勢。也 發現GAA結構的GIDL過大的問題。在這邊我提出幾個方法來改善GAA的漏電問 題，這些方式都是降低汲極端的電場，來改善漏電，例如：LDD結構或是off-set結

雖然，模擬的數據與實際量測的數據有差異，不過可以看出大致上的趨勢。也 發現GAA結構的GIDL過大的問題。在這邊我提出幾個方法來改善GAA的漏電問 題，這些方式都是降低汲極端的電場，來改善漏電，例如：LDD結構或是off-set結

在文檔中 環繞式閘極多晶矽奈米線薄膜電晶體於非揮發性記憶體研究 (頁 21-0)