環繞式閘極多晶矽奈米線薄膜電晶體於非揮發性記憶體研究

國 立 交 通 大 學

奈米科技研究所

碩

士

論

文

環繞式閘極多晶矽奈米線薄膜電晶體於非揮發性

記憶體研究

Study of Gate-All-Around Poly-Si Nanowire TFTs as

Nonvolatile Memory

研 究 生：陳履安

指導教授：許鉦宗 博士

環繞式閘極多晶矽奈米線薄膜電晶體於非揮發性記憶體研究

Study of Gate-All-Around Poly-Si Nanowire TFTs as Nonvolatile Memory

研 究 生：陳履安 Student：Lu-An Chen

指導教授：許鉦宗 Advisor：Jeng-Tzong Sheu

國 立 交 通 大 學

奈米科技研究所

碩 士 論 文

A Thesis

Submitted to Department of Institute Nanotechnology College of Engineering

National Chiao Tung University in partial Fulfillment of the Requirements

for the Degree of Master in

Nanotechnology June 2009

Hsinchu, Taiwan, Republic of China

  I

環繞式閘極多晶矽奈米線薄膜電晶體於非揮發性記憶體研究

學生：陳履安 指導教授：許鉦宗 博士

國立交通大學

奈米科技研究所

摘

要

近年多重閘極結構被廣泛的研究，目的是為了增加閘極控制能力，解決電晶體微小 化後的問題。本實驗室之前已經利用環繞式的閘極結構，成功地應用於多晶矽奈米線薄 膜電晶體，利用其優越的閘極掌控能力，抑制短通道效應，成功的提升電晶體的轉換特 性。而本研究建立於之前的基礎上，將環繞式閘極結構的多晶矽奈米線電晶體與非揮發 性記憶體結合，除了利用環繞式閘極結構提昇電晶體轉換特性，同時也利用其包覆奈米 線通道時產生的角落效應，增加非揮發性記憶體的寫入抹除速度，抑制閘極注入的效 率，改善傳統平面薄膜電晶體應用於非揮發性記憶體難以寫入抹除的現象。 元件完成後，同時比較環繞式閘極結構與三閘極結構的元件轉換特性，發現環繞式 閘極元件擁有較大的驅動電流、較低臨界擺幅、較高開關電流比與較低的汲極引發能位 障下降。但由於環繞式閘極優越的閘極掌控能力，也同時擁有較大的閘極引發汲極漏電 流。在記憶體元件特性上，環繞式閘極結構因為較多的角落效應，在記憶體寫入抹除特 性上優越於三閘極結構。另外也量測此新穎元件的可靠度特性，發現其元件電荷儲存能 力與元件耐久性都擁有優異的特性。

  II

Study of Gate-All-Around Poly-Si Nanowire TFTs as Nonvolatile

Memory

Student：L. A. Chen Advisor：Dr. J. T. Sheu

Department﹙Institute﹚of Nanotechnology

National Chiao Tung University

ABSTRACT

Recently, multiple gate structures has been widely studied to increase channel controlability and to overcome limitations in device scaling down. In past study, Gate-All-Around structure in TFT has been proposed to improve channel controllability, to suppress short channel effect (SCE), and to increase device performance due to corner effect. In this thesis, gate-all-around (GAA) poly-Si nanowire (NW) TFTs with SONOS-type memory was demonstrated. The GAA structure is being used to not only increase the device performance but also create corner effect around the nanowire channel. It raises the P/E speed of SONOS-type memory, restrains the gate injection efficiency, and improves the fact of “hard-to-erase” in planer devices as flash memory.

A comparison of device performance between GAA deviec and TriGate device was also presented. It shows that the GAA device has a high driving current, a steep subthreshold swing, an absence of drain induced barrier lowering (DIBL), and a high on/off current ratio, but gate induced drain leakage (GIDL) was larger than that of TriGate device. The memory program and erase efficiency in the GAA device is better than those of TriGate device due to the increase of corners number. Furthermore, the device endurance and data retention measurement have also been demonstrated.

  III

誌謝

首先感謝指導老師 許鉦宗 博士給我很大的研究自由，讓我可以自由發

揮，並提供學生良好的研究環境與資源，讓我可以很順利的完成碩士學位。

也很感謝老師在碩士生涯中給我的諄諄教誨，沒有老師一路叮嚀和指導，

碩士學位很難如此順利的拿到，再次感謝。

感謝實驗室的學長，柏鈞學長不僅常常跟我在 NDL 日夜顛倒的做實

驗，在研究上也給我許多建議及方向，分享許多寶貴的經驗，讓我受益良

多。另外，振嘉學長也常常教我許多知識，例如元件量測技巧與 LABVEIW

等，讓我學習到很多東西。而皓恆學長常常在實驗室一起度過，跟學弟妹

感情很好，平時也提供我們許多戶外活動可以參加。

感謝實驗室所有的學長、同學與學弟妹，振嘉、家豪、柏鈞、皓恆、子

訓、奕貞、昶龍、欣霖、伯勳、治廷、昭睿、盈傑、珊聿、明莉、以倫、

朝俊。這些日子以來，不論在實驗上或是在日常生活中，有辛苦也有歡樂，

感謝有你們的陪伴，讓我有個難忘的碩士生涯。

最後要感謝我的父母親，從小到大從不給我壓力，讓我走自己想走的

路，訓練我獨立自主的能力。當我在心情低落時，總是不停地給我鼓勵，

並在身後默默地支持我。雖然你們是最不起眼，但也是最重要，沒有你們

我也無法達到今天的成就，謝謝你們。

  IV

目錄

中文摘要 ...I 英文摘要 ... II 致謝 ...III 圖目錄 ...IV 表目錄 ... X 第一章 緒論 ...1 1.1 多晶矽薄膜電晶體回顧 ...1 1.2 環繞式閘極技術回顧 ...1 1.3 非揮發性記憶體回顧 ...3 1.4 文獻回顧 ...4 1.5 實驗動機 ...9 1.6 論文架構 ...9 第二章 元件製作流程與基本電性量測 ...10 2.1 三維結構元件電性模擬 ...10 2.2 元件製作流程 ...13 2.3 元件 TEM 圖...19 2.4 參數萃取方法 ...21 2.4.1 臨限電壓定義 ...21 2.4.2 次臨界斜率定義 ...22 2.4.3 汲極引發位能下降 ...22 2.5 電性基本量測與討論 ... 24 2.5.1 不同的多重閘極結構對於電晶體轉換特性的影響 ...24 2.5.2 多重奈米線通道薄膜電晶體與傳統平面式薄膜電晶體的電性比較 ...25 2.5.3 奈米線通道的多寡，對於電晶體轉換特性上的變異 ...26

  V 第三章 元件記憶體特性 ...29 3.1 基本穿隧機制介紹 ...29 3.1.1 Channel-Hot-Electron Injection ... 29 3.1.2 Fowler-Nordheim Tunneling... 29 3.2 元件電場模擬 ...32 3.3 元件記憶體特性量測 ...38 3.3.1 FN Tunneling Program/Erase 特性量測... 38 3.3.2 Retention Time 量測 ... 43 3.3.3 Endurance 量測 ... 44 3.4 降低等效氧化層厚度的記憶體特性表現 ...45 3.4.1 降低等效氧化層厚度的元件 TEM 圖...45 3.4.2 薄膜電晶體元件轉換特性 ...46 3.4.3 Program/Erase 特性量測 ... 48 3.4.4 Endurance 量測 ... 49 3.4.5 Retention Time 量測 ... 50 第四章 結論與未來展望 ...52 參考文獻 ...58

  VI

圖目錄

圖 1-1、各種多重閘極結構示意圖(1)單一閘極、(2)雙重閘極、(3)三面閘極、(4)四面閘極

和(5)Π型閘極[28]。...4

圖 1-2、模擬各種多重閘極結構對於 Short Channel Effect 的影響[28]。 ...5

圖 1-3、模擬各種多重閘極結構對於微縮通道寬度的影響[28]。 ...5

圖 1-4、GAA 結構奈米線通道薄膜電晶體的通道 TEM 圖[29]。 ...6

圖 1-5、電漿處理前後的 Id-Vg 特性比較圖[29]。...6

圖 1-6、TriGate 結構奈米線通道薄膜電晶體的通道 TEM 圖與 Id-Vg 圖[30]。...7

圖 1-7、TriGate 結構與傳統平面結構的寫入抹除特性比較圖[30]。...8 圖 1-8、模擬通道表面與通道角落在同個閘極電壓下的電場強度圖[30]。 ...8 圖 2-1、模擬元件結構示意圖。... 11 圖 2-2、閘極電壓為 10 伏下的電位圖(a)GAA 結構，(b)TriGate 結構。... 11 圖 2-3、閘極電壓為 10V 時 GAA 結構 (a)電子密度圖，(b)通道表面電子密度圖。 ....12 圖 2-4、閘極電壓為 10V 時 TriGate 結構(a)電子密度圖，(b)通道表面電子密度圖。...12

圖 2-5、GAA 結構與 TriGate 結構薄膜電晶體的 Id-Vg 比較圖。 ...13

圖 2-6、在 wet oxide 上面沉積非晶矽。 ...15

圖 2-7、在非晶矽上面沉積 TEOS。...15

圖 2-8、以光阻當作 Mask 蝕刻出 TEOS Block。 ...15

  VII

圖 2-10、利用微影技術 Pattern 出 Source/Drain 形狀。 ...16

圖 2-11、利用 BOE 把 TEOS Block 去除。 ...16

圖 2-12、垂直性乾蝕刻非晶矽。...17

圖 2-13、把 Source/Drain 上面的光阻去除。 ...17

圖 2-14、利用 DHF 蝕刻 wet oxide 使奈米線通道懸空。 ...17

圖 2-15、(a)利用 LPCVD 環繞式沉積 O/N/O 閘極氧化層，(b)通道縱切面圖。...18

圖 2-16、(a)利用 LPCVD 沉積 Poly Gate 並微影蝕刻出 Poly Gate 的形狀，(b)通道橫切面 圖，(c)通道縱切面圖。...18

圖 2-17 、 奈 米 線 通 道 的 TEM 圖 (a)GAA 結 構 ， (b)TriGate 結 構 ， 其 中 Wch/Tch=62-nm/44-nm，O/N/O=10.5-nm/5.5-nm/15.3-nm。... 20

圖 2-18、定電流 Vth 定義方法。...21

圖 2-19、Subthreshold Swing 定義方法。 ...22

圖 2-20、DIBL 能帶示意圖。 ...23

圖 2-21、DIBL 定義方法。 ...23

圖 2-22、GAA 結構與 TriGate 結構的 Id-Vg 圖。 ...24

圖 2-23、(a)Planar 結構，(b)Multiple NWs 結構的示意圖。 ...25

圖 2-24、8 個奈米線通道的 GAA 和 TriGate 結構薄膜電晶體與 Weff=2μm 的 Planar device 的 Id-Vg 比較圖。...26

圖 2-25、不同的通道數目的 Id-Vg 圖，縱軸為並未規一化的汲極電流。 ...27

  VIII

圖 2-27、不同的通道數目的(a)Vth 與 SS，(b) DIBL Variation 比較。 ...28

圖 3-1、Channel-Hot-Electron Injection 機制示意圖。 ...30 圖 3-2、Fowler-Nordheim Tunneling 機制能帶示意圖。...31 圖 3-3、Direct Tunneling 機制能帶示意圖。...31 圖 3-4、當閘極電壓為 22V 時，GAA 結構的電場分布模擬圖，其中切線 A 為平邊區域， 切線 B 為角落區域。 ...32 圖 3-5、當閘極電壓為 22V 時，平邊區域(切線 A)的電場絕對值分布圖。 ...33 圖 3-6、當閘極電壓為 22V 時，角落區域(切線 B)的電場絕對值分布圖。...33 圖 3-7、FNT 公式的能障高度示意圖。 ...34 圖 3-8、當閘極電壓為-24V 時，GAA 結構的電場絕對值分布模擬圖，其中切線 C 為平 邊區域，切線 D 為角落區域。 ...36 圖 3-9、當閘極電壓為-24V 時，平邊區域(切線 C)的電場絕對值分布圖。 ...37 圖 3-10、當閘極電壓為-24V 時，角落區域(切線 D)的電場絕對值分布圖。 ...37

圖 3-11、GAA 結構的元件經過 FNT 操作 Program/Erase 後的 Id-Vg 曲線。 ...39

圖 3-12、GAA 結構的元件對於 FNT 寫入抹除的特性圖。...40

圖 3-13、GAA 與 TriGate 結構的元件對於 FNT 寫入的特性比較圖。 ...42

圖 3-14、GAA 與 TriGate 結構的元件對於 FNT 抹除的特性比較圖。 ...42

圖 3-15、GAA 結構的元件分別在室溫與 85℃中 Retention Time 的比較圖。 ...44

圖 3-16、GAA 結構的元件對於 Endurance 的表現。 ...45 圖 3-17、GAA 結構的 Nanowire Channel 剖面圖，其中 O/N/O=(5-nm/4.3-nm/7.7-nm)，圖

  IX

中通道的寬度(Wch)約為 40 nm，高度(Tch)約為 65 nm。 ... 46

圖 3-18、不同有效氧化層厚度(EOT)的 GAA 結構元件，對於 Id-Vg 的影響。 ...47

圖 3-19、不同有效氧化層厚度(EOT)的 GAA 結構元件，對於 Id-Vd 的影響。 ...47

圖 3-20、有效氧化層厚度(EOT)下降後的 GAA 元件， Program 效率的量測。...48

圖 3-21、有效氧化層厚度(EOT)下降後的 GAA 元件，對於 Erase 效率的量測。...49

圖 3-22、有效氧化層厚度(EOT)下降後的 GAA 元件，其 Endurance 的表現。...50

圖 3-23、有效氧化層厚度(EOT)下降後的 GAA 元件，經過 10000 次 Stress 後，其在室溫 下 Retention Time 的表現。 ...51 圖 4-1、元件結構的結構示意圖，並對照右下角的參雜濃度表，(a)非對稱閘極結構，(b) 環繞式閘極結構。 ...53 圖 4-2、模擬非對稱結構與環繞式閘極結構的 Id-Vg 曲線圖。 ...54 圖 4-3、模擬非對稱結構與環繞式閘極結構的通道電場圖。...55 圖 4-4、模擬非對稱結構與 GAA 結構通道表面電場圖。 ...55 圖 4-5、Ω閘極結構與 GAA 結構的奈米線通道 TEM 圖。...56 圖 4-6、Ω閘極結構與 GAA 結構的 Id-Vg 比較圖。...57

  X

表目錄

表 1-1、電漿處理前後的 Id-Vg 特性的整理表格[29]。...7 表 2-1、GAA 結構與 TriGate 結構薄膜電晶體的 Id-Vg 比較表格。 ...13 表 3-1、FNT 公式的參數整理。 ...35

1

第一章

緒論

1.1 多晶矽薄膜電晶體回顧

近年來，多晶矽薄膜電晶體(Poly-Si TFTs)已被廣泛使用於主動式陣列液晶顯示器 (AMOLCD)[1]。比起傳統的非晶矽薄膜電晶體(Amorphous-Si TFTs)，Poly-Si TFTs 擁有 更高的載子遷移率(Mobility)。其優越的驅動電流(Drain Driving Current)、高顯示亮度、 高解析度、消耗功率，適合應用於手機、筆記型電腦、高解析度液晶面板…等電子產品。

但是多晶矽有許多缺陷(Traps)在晶體邊界(Grain Boundary)上，多晶矽薄膜電晶體轉 換特性會受到這些缺陷影響而降低。因此許多團隊希望能降低缺陷密度與增加多晶矽晶 體的體積，來抑制多晶矽中晶體邊界對於元件特性的影響，例如準分子雷射退火(Excimer Laser Anneal)[2]、金屬誘發側向結晶(Metal Induce Lateral crystallization)[3,4]、固相結晶 法(Solid phase crystallization)…等方法[5,6]，都是利用再次結晶的步驟提升多晶矽的品 質，改善多晶矽受到缺陷影響的問題，並提升電晶體轉換特性。 而本實驗利用固相結晶法，讓多晶矽的晶體變大，來提升電晶體特性。除此之外， 使用多重閘極結構，可降低臨限電壓(Threshold Voltage)的變動，降低背閘極對通道的影 響，並提升開關速度[7]。由於液晶顯示面板所使用的基板材料為玻璃，因此低溫多晶矽 的薄膜電晶體[8]也受到廣泛的應用，強調製程溫度不能超過 600℃或是更低溫，目前本 實驗的元件仍需高溫活化，尚無法以玻璃基板取代，這方面製程條件還需要改善。另外 本實驗所使用的閘極為經過摻雜的 N+_{多晶矽閘極，早期多直接以金屬當閘極，省去許} 多製程步驟，但從自我對準的離子佈植發明後，因金屬不適合高溫製程，多晶矽和氧化 層的介面特性良好，且能忍受高溫的製程，因此改為 N+_{多晶矽閘極以利後續之高溫離} 子活化。

1.2 環繞式閘極技術回顧

根據摩爾定律(Moore’s Law)，一顆晶片上的電晶體數目會每 18 個月成長一倍，元 件大小也會隨之微縮，到目前為止半導體業已經進入 CMOS 45 奈米量產的階段，並繼 續往下發展。當金氧半場效電晶體元件越小，通道的長度將隨之縮短，因此電晶體的操

2 作速度將加快。但是電晶體的通道長度並不能無限制的縮減，當其長度縮短到某一定的 程度後，金氧半場效電晶體在操作時於源極和汲極所產生的空乏區寬度就越接近，將與 通道產生重疊，造成部份通道被源極及汲極的空乏區共享，次啟始電流(Subthreshold Current)將上升，使得金氧半場效電晶體的臨限電壓下降，甚至使得閘極電壓無法對 MOS 的汲極電流做控制的情形出現。而因通道長度變小所衍生的各種問題，稱為短通道效應 (Short Channel Effects)[9,10]，因此許多研究試圖另闢新路，找出解決之道。

研究發現可以從另一個維度的開發，以改善平面電晶體的微縮瓶頸，之後發展出了 三維結構電晶體，藉由增加閘極對通道的控制面積，使得漏電得以控制，抑止短通道效 應，也為下一個世代的半導體產業找到新的方向。當電晶體微縮到奈米尺下，有效的閘 極控制能力是必須的，因此許多改善方法被發展出來，包括通道以奈米線方式呈現，配 合多閘極、三閘極(TriGate)、Ω閘極或環繞式閘極(Gate All Around, GAA)都是目前用來 改善短通道效應的方法一路被開發出來[11-14]。 在各種多閘極結構中，以環繞式閘極結構最引人注目，因為其閘極包覆面積最大， 閘極控制能力最好，擁有高驅動電流，與更好的電晶體特性。加上假如通道是方型結構， 最大的電場會落在通道四個角落(Corner Effect)[15]，造成電子密度提高，但也造成漏電 流(GIDL)[16]增加的現象。為了抑制漏電流增加的現象，許多團隊提出了許多方法去抑 制汲極電場，例如採用低汲極摻雜(LDD)方式，使整個通道電場降低，避免表面高漏電 [17]，或者使用汲極遠離閘極結構(Offset)，讓汲極離閘極遠一點，如同增加串聯電阻讓 電場降低[18,19]。 目前許多團隊使用 SOI 晶圓當做基板，SOI 的好處在於沒有基底效應並且抑止軟性 錯誤(Soft Error)，擁有完全空乏的能力，通常奈米線電晶體元件均使用 SOI 晶圓[20]， 但單晶 SOI 製造成本高，所以價格高昂，是其缺點。而本研究以 Poly-Silicon on Insulator 作為研究的基本材料，並無使用 SOI 晶圓，可以大大降低製造成本。雖然薄膜電晶體受 限於本身晶粒邊界的缺陷，漏電流大及載子遷移率低，但本實驗使用環繞式閘極電晶 體，來提升閘極對奈米線通道的控制能力，兼具高驅動電流及高開關電流比，改善載子 遷移率，並有很陡的次臨界擺幅。

3

1.3 非揮發性記憶體回顧

在積體電路(Integrated Circuit)的領域中，記憶體(Memory)是相當重要的一個分支； 近年來在相關技術的帶領之下，新的應用不斷地被開發，對記憶體的需求亦有增無減。 為了爭取商機，世界各記憶體大廠均卯足全力，相繼推出高密度(High Density)，高性能 的產品(High Performance)，以提升市場佔有率。此現象除了出現在動態隨機存取記憶體 之外(Dynamic Random Access Memory, DRAM)，非揮發性記憶體(Nonvolatile Memory) 也受到可攜帶式的電子產品影響，例如：MP3 播放器、數位相機、手機或是隨身碟…等， 近年來受到矚目。 目前非揮發性記憶體在工業上成熟的技術是懸浮閘結構(Floating Gate)的記憶體，其 原理為利用中間的導電層儲存電荷而造成臨限電壓的漂移，因而可有記憶“0＂或是 “1＂兩種狀態(State)的記憶體功能，且裡面的電荷不會隨著電源關閉而流失，因而稱為 非揮發性記憶體。 隨著摩爾定律的推展，懸浮閘結構記憶體面臨無法繼續微縮的窘境，穿隧氧化層 (Tunneling Oxide)隨著尺寸微縮而減薄，可能會因為穿隧氧化層上面的一個缺陷，造成 儲存電荷層(Trapping Layer)的漏電問題，或是整個儲存電荷流失。目前有兩類改良式的 結構在研究中，一種是奈米晶體(Nanocrystal)記憶體，其利用直徑是奈米級的顆粒替換 浮閘記憶體的導電層[21,22]。另一種是 SONOS 結構，將氮化矽(Nitride)替換原本懸浮 閘記憶體的導電層，利用氮化矽裡的缺陷(Traps)當作儲存電荷層，由於每個缺陷都是獨 立的儲存層，所以假使穿隧氧化層上有一個缺陷造成漏電，也不會造成整個儲存電荷層 的漏電。並且因為氮化矽因為其製成簡單、材料取得方便、不易受元件形狀影響，比起 奈米晶體記憶體更適合通道長度的微縮，也更適合三維結構記憶體的應用。 近年來許多研究單位為了追求更高效能、更高可靠度的 SONOS 記憶體而提出 了 取多方法，例如將二氧化矽的阻隔氧化層(Blocking Oxide)換成 High-κ材料，可以增加 閘極吸引電荷的能力，提升寫入與抹除(Program/Erase，P/E)的效率。此外也有團隊改善 穿隧氧化層的材料或是換成堆疊結構，除了可以提升 P/E 效率也可以增加記憶體元件可 靠度。或是利用高缺陷密度的材料取代矽化氮，可以提升 Window 的大小[23-26]。而本 論文將利用三維結構的薄膜電晶體與 SONOS 記憶體結合，利用三維結構的 Corner Effect 提升表面電場，增加 P/E 的效率，改善平面式結構難以寫入或是難以抹除的現象[27]。

4

1.4 文獻回顧

此節將討論三篇近幾年其他團隊的期刊論文，第一篇是 2002 IEEE[28]，此篇模擬 五種不同的多重閘極結構，包括單一閘極(Single gate)、雙重閘極(Double gate)、三面閘 極(Triple gate)、四面閘極(Quadruple gate)和π型閘極(Pi-gate)，如圖 1-1，調變不同閘極 長度(Gate Length)與通道寬度(Channel Width)等條件，討論不同的多重閘極對於電晶體 非理想效應的影響。文中固定的元件參數如下，元件材料為單晶矽，閘極氧化層為 3-nm 的二氧化矽，並使用功函數為 4.63 電子伏特(eV)的鎢(tungsten)做為閘極材料。 隨著 MOS 場效電晶體元件微縮，短通道效應越來越明顯，導致臨限電壓下降、汲 極引發位能障(DIBL)上升、次臨界斜率(Subthreshold Swing)上升。如圖 1-2，文中討論 不同的閘極對於短通道效應的影響。本實驗可以明顯發現閘極包覆的面積越多，閘極掌 控能力越好，越能抑制短通道效應，其中以四面閘極(Quadruple gate)結構抑制短通道效 應的能力最好。此外，此論文也調變不同的通道寬度(Channel Width)，並討論各種多重 閘極結構對於元件的影響力，其中也是以 Quadruple gate 結構的效果最為顯著，如圖 1-3。此外，由於雙重閘極結構電晶體的閘極是包覆於通道的上下兩邊，所以電晶體轉 換特性對於通道寬度的變異並無太大的改變。 圖 1-1、各種多重閘極結構示意圖(1)單一閘極、(2)雙重閘極、(3)三面閘極、(4)四面閘極 和(5)π型閘極[28]。

5

圖 1-2、模擬各種多重閘極結構對於 Short Channel Effect 的影響[28]。

圖 1-3、模擬各種多重閘極結構對於微縮通道寬度的影響[28]。

第二篇論文發表於 2009 IEEE EDL[29]，此篇論文利用側壁 Spacer 奈米線技術製作 出環繞式閘極多晶矽薄膜電晶體，利用經過 24 小時退火的多晶矽奈米線，將其下面的 底部氧化層濕式蝕刻移除後，使奈米線呈懸梁臂的懸空狀態，再將薄氧化層沉積上去當 閘極絕緣層，之後蓋 N+_{多晶矽薄膜，此層須將整個空隙填滿，包住整個通道，如圖 1-4，} 來提升閘極對通道的控制能力，改善短通道效應。元件完成後，經過氨電漿處理，發現 它整個電性有非常明顯的改善，包括極高驅動電流，低次臨界擺幅達到 114 mV/dec、載 子遷移率亦獲改善、幾乎零汲極引發位能障下降、高開關電流比> 108_{，如圖 1-5。此外，} 文中也比較傳統的平面多晶矽薄膜電晶體與環繞式閘極多晶矽薄膜電晶體在電性上的 差異，並將重要參數整理於表 1-1，很明顯環繞式閘極多晶矽薄膜電晶體擁有較好的轉 換特性。

6

圖 1-4、GAA 結構奈米線通道薄膜電晶體的通道 TEM 圖[29]。

7

表 1-1、電漿處理前後的 Id-Vg特性的整理表格[29]。

最後一篇發表於 2007 IEEE EDL[30]，首先利用 E-beam 微影技術定義出長方形的奈 米線通道，再連續沉積閘極氧化層(TEOS/Nitride/TEOS=5-nm/10-nm/10-nm)與 N+_多晶矽 閘極。利用多重閘極的概念，將奈米線多晶矽薄膜電晶體(Poly-Si Nanowire TFTs)與三面 式閘極(TriGate)結合，提升薄膜電晶體的轉換特性，如圖 1-6。另外也成功地與 SONOS 快閃記憶體結合，並且強調當閘極施加正電壓，會使通道角落產生強大的電場(Corner effect)，奈米線通道表面反轉產生的電子會有 FN 穿隧現象，並注入捕捉電荷層，使臨 限電壓的變化量增加。反之施加足夠的負電壓，奈米線通道表面的電洞也會穿隧至捕捉 電荷層。但是傳統平面式薄膜電晶體並沒有 Corner effect 的現象，所以施加同樣的閘極 電壓與相同的時間，Vth的變化量會明顯下降，如圖 1-7。並且利用半導體元件模擬軟體 證明施加同樣的閘極電壓時，通道角落的電場會遠大於通道平邊的電場，如圖 1-8。 圖 1-6、TriGate 結構奈米線通道薄膜電晶體的通道 TEM 圖與 Id-Vg圖[30]。

8

圖 1-7、TriGate 結構與傳統平面結構的寫入抹除特性比較圖[30]。

9

1.5 實驗動機

近年來越來越多研究投入Poly-Si TFTs與SONOS Memory的整合應用，將Control device與Memory device一起製作整合在同個LCD面板，目的是為了縮小產品面積、降低 製作成本、減少可靠度的問題，並稱此技術為System On Panel(SOP)。但是多晶矽薄膜 電晶體應用於SOP時，由於多晶矽有許多晶體邊界(Grain Boundary)，因此造成電晶體轉 換特性差、記憶體寫入抹除特性不佳等問題。為了克服此問題，本實驗提出一種新穎的 薄膜電晶體結構，將傳統平面式薄膜電晶體改成三維結構的薄膜電晶體。其結合多晶矽 奈米線通道與環繞式閘極，利用環繞式閘極包覆住多晶矽奈米線通道，增加閘極掌控能 力，提昇電晶體轉換特性，並且利用角落效應(Corner Effect)增加記憶體寫入與抹除的效 率。

1.6 論文架構

本論文將以環繞式閘極結構(GAA)多晶矽奈米線薄膜電晶體為主軸，將此結構與非 揮發性記憶體結合，探討其轉換特性與記憶體特性的表現，並且與傳統平面式結構和三 閘極結構(TriGate)比較。希望證明此結合薄膜電晶體與非揮發性記憶體的新穎元件，可 以利用環繞式閘極結構提昇薄膜電晶體的轉換特性，同時增加非揮發性記憶體的寫入抹 除效率，並且相信此高效能的元件可以成功的適用在未來 SOP 的應用上。 在論文架構上，首先介紹 GAA 結構的元件製作流程與電晶體轉換換性的量測，其 中為了證明 GAA 結構其優越的閘極能力與四個角落的 Corner Effect，本研究利用 ISE-TCAD 模擬環繞式閘極結構結合奈米線薄膜電晶體後的電晶體特性，並與三閘極 (TriGate)結構比較 Corner Effect 的大小與轉換電性上的差異。除此之外，本研究也實作 出 GAA 結構、TriGate 結構的奈米線薄膜電晶體與傳統平面式薄膜電晶體(Planar device)，實際量測三者在電晶體轉換電性上的差異，並與模擬結果比較。

接著將介紹 GAA 結構的元件與非揮發性記憶體結合後，其記憶體特性上的表現。 本實驗針對 GAA 結構與 TriGate 結構進行記憶體寫入抹除效率的量測，討論 Corner Effect 對於記憶體寫入抹除效率的的影響。並且量測此新穎結構的元件在可靠度上面的 表現，包括 Retention Time 與 Endurance 量測。最後，本研究也提出一些方法，希望可 以提升 GAA 結構的特性並解決在應用上的問題。

10

第二章

元件製作流程與基本電性量測

2.1 三維結構元件電性模擬

本節將利用ISE-TCAD模擬軟體，分別探討GAA結構與TriGate結構於奈米線通道的 閘極控制能力比較，和應用於薄膜電晶體後，Id-Vg電性上的比較。首先介紹元件結構， 如圖 2-1，奈米線長度為1000-nm，而受到閘極控制的通道長度(L)只有 500-nm，奈米 線通道高度(H)與通道寬度(W)各為 50-nm，閘極氧化層厚度(TOX)為 15-nm。 接下來介紹參數定義，奈米線通道的材料為Poly-Si，假設其材料擁有缺陷密度(Trap Density)。未受到閘極控制的奈米線通道，本實驗定義其離子佈值濃度為 磷 1×1020 (1/cm3) ，分別當作源極與汲極區域(S/D Region)，而受到閘極控制的通道並無離子佈 值。閘極氧化層的材料為SiO2，假設它是完美的閘極氧化層，在此並未定義其缺陷密度。

閘極電極材料與S/D電極材料都設定其功函數(Work function)為 4.1eV。

由於此元件的尺寸並未很小，量子效應(Quantum Effect)並不明顯，所以在此並未加 入量子效應的物理機制，而是利用 Poisson Equation 與 DD model。並且考慮 Poly-Si TFTs 的閘極引發的汲極漏電流 Gate Induced Drain Leakage, GIDL）現象，所以在此本實驗不 使用 SHR 復合機制[31]，反而加入 Band to Band Tunneling 的復合機制[32]，加以探討 GAA 結構的 GIDL 現象。 以下將介紹模擬結果，首先本實驗將閘極電壓(Vg)設定於10伏，源汲極電壓都接地， 單純的觀察GAA結構與TriGate結構的閘極控制能力。圖 2-2，閘極電壓為10伏時的電位 分布圖，本實驗可以藉由此電位分布圖，很明顯的觀察到兩種結構的閘極控制面積，是 由GAA結構佔了優勢。而不一樣的電位分布，會直接影響到電子密度的分布。圖 2-3(a)， 閘極電壓為10伏GAA結構的電子密度圖，其電子密度平均的集中於四個表面與四個角 落。圖 2-3(b)，是只取圖通道表面的電子密度值做成的圖表，可以很明顯的發現四個角 落的電子密度比四個表面高出許多，此為Corner Effect。

11 圖 2-1、模擬元件結構示意圖。 圖2-2、閘極電壓為10伏下的電位圖(a)GAA結構，(b)TriGate結構。 L=0.5um H=50nm W=50nm (a) (b)

12 圖2-3、閘極電壓為10V時GAA結構(a)電子密度圖，(b)通道表面電子密度圖。 圖2-4、閘極電壓為10V時TriGate結構(a)電子密度圖，(b)通道表面電子密度圖。 圖 2-4為TriGate結構的電子密度圖，由於閘極控制面積的減少，電子密度僅集中於 三個表面與四個角落，但是其中兩個角落Corner Effect也明顯減弱。圖 2-5為此兩種結 構的TFT在Id-Vg的電性比較，並將轉換特性整理於表 2-1。由於GAA結構的閘極控制能 力較強，所以有高驅動電流、較小的Vth、較優越的次臨界斜率、較小的DIBL等優點。 但是本實驗在圖 2-5中可以觀察到GAA結構的GIDL比TriGate結構還要明顯。GIDL現象 會發生於閘極給負電壓時，與汲極端的正電壓產生很大的電場導致Band to Band Tunneling，使漏電流增加。雖然GAA結構會增加閘極控制面積，但是也同時增加閘極與 0.00 0.01 0.02 0.03 0.04 0.05 1017 1018 1019 1020 1021 1022 1023 0.00 0.01 0.02 0.03 0.040.05 e d e n s it y (c m -3) Z Ax is Y A_xis

(a) (b) 0.00 0.01 0.02 0.03 0.04 0.05 1017 1018 1019 1020 1021 1022 1023 0.00 0.01 0.02 0.03 0.040.05 e d e n s it y (c m -3) Z Ax is Y A_xis

(a) (b)

13 汲極端的面積，導致漏電面積增加，使GIDL現象更明顯。而抑制GIDL現象的方法有很 多種，例如使用LDD結構的製程技術或是使用Offset的結構的製程技術，目的都是要降 低閘極與汲極端的電場，抑制GIDL的現象。 -2 -1 0 1 2 3 4 5 6 7 8 10-13 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 10-3 TriGate GAA Dr ai n Current (A) Gate Voltage (V) Tox=15nm L=0.5um W=50nm H=50nm 圖2-5、GAA結構與TriGate結構薄膜電晶體的Id-Vg比較圖。 表2-1、GAA結構與TriGate結構薄膜電晶體的Id-Vg比較表格。 TriGate GAA Vth (V) 0.370 0.286 S.S. (mV/V) 157 125

Gm MAX(S) 1.04e-5 1.66e-5

DIBL(mV/V) 284 265

ION / IOFF 1.27*108 7.51*108

GIDL@Vg=-2V 1.22e-11 3.42e-11

14 2.2

元件製作流程

首先利用高溫常壓水平爐管在六吋矽晶圓基板上濕氧化(Wet Oxidation)，產生450 nm的二氧化矽(SiO2)，之後再用低壓水平爐管沉積50-nm的Amorphous-Si(α-Si)當做主動 層，如圖 2-6所示。 在此本實驗利用Spacer的技術定義本實驗的奈米線通道(Nanowire Channel)[33]，先 在 50-nm 的 α -Si 上 沉 積 80-nm 的 TEOS (Tetraethoxysilane ， 四 乙 氧 基 矽 烷 ， 化 學 式 : Si(OC2H5)4)，如圖 2-7，經過微影(Lithography)和乾蝕刻(Dry Etch)定義出方形的圖形， 如圖 2-8所示。再利用LPCVD沉積80-nm的氮化矽(Nitride)並乾蝕刻氮化矽 80-nm。此 時上一步的TEOS方形圖案周圍會殘存氮化矽，本實驗將利用之當作定義奈米線通道的 Hard Mask，如圖 2-9所示。製作出氮化矽的殘留物(Spacer)後，經過微影系統定義出源 極/汲極區(S/D Region)光阻的圖案，如圖 2-10，利用B.O.E(1：7)濕蝕刻去除TEOS，此 時主動層的Mask已經大致完成，如圖 2-11。接著進行乾蝕刻α-Si 50-nm，如圖 2-12， 並用Ozone Asher去除光阻，包括S/D Region和奈米線通道的主動層即完成，如圖 2-13 所示。 為了將α-Si奈米線通道轉換成Poly-Si奈米線通道，本實驗將元件在氮氣中進行600 ℃ 24hr的退火。之後是環繞式閘極最重要的一個步驟，先將元件進行RCA清洗，利用 DHF(1：50)去除α-Si下面的二氧化矽200-nm，此時的奈米線通道將會懸空(Suspended)， 如圖 2-14。接著馬上進行多層閘極氧化層沉積，本實驗將懸空的元件，利用LPCVD先 後 沉 積 TEOS/Nitride/TEOS=(10.5-nm/5.5-nm/15.3-nm)，如圖 2-15，並沉積N+_{多 晶 矽} 200-nm當作閘極，將懸空的奈米線通道環繞式的包覆，製作出環繞式閘極的結構。之後 利用微影與乾蝕刻技術，定義出閘極的圖案並蝕刻N+_{多晶矽，如圖 2-16。此時S/D上面} 仍有多層閘極氧化層，本實驗用乾蝕刻去除TEOS 15.3-nm和Nitride 5.5-nm，但是仍留下 TEOS約10-nm尚未去除，是為了當作犧牲氧化層(Pad Oxide)，避免接下來的離子佈值(Ion Implantation)造成S/D的結構破壞，使表面粗操度增加，增加金屬的接觸電阻。此時，多 晶 矽 閘 極 上 的 光 阻 尚 未 去 除 ， 本 實 驗 利 用 它 達 成 自 我 對 準 (Self-alignment) 的 S/D Implantation。之後的製程步驟和標準製程大致相同，去除閘極光阻後，利用LPCVD疊 上300-nm的TEOS當作隔絕水氣層(Passivation layer)，再經過600℃ 6小時的活化，降低 S/D的接觸阻抗。利用微影與乾蝕刻技術，蝕刻出接觸孔(Contact Hole)，並以熱蒸鍍的 方式鍍鋁200-nm，並再次利用微影與蝕刻技術，蝕刻出金屬層圖案。最後，本實驗將元 件進行30分鐘的H2 Sinter，修補鋁電極與S/D和多晶矽閘極的缺陷，降低接觸電阻。

15

圖2-6、在wet oxide上面沉積非晶矽。

圖2-7、在非晶矽上面沉積TEOS。

16

圖2-9、利用乾蝕刻技術，蝕刻出Nitride Spacer。

圖2-10、利用微影技術Pattern出Source/Drain形狀。

17

圖2-12、垂直性乾蝕刻非晶矽。

圖2-13、把Source/Drain上面的光阻去除。

18

圖2-15、(a)利用LPCVD環繞式沉積O/N/O閘極氧化層，(b)通道縱切面圖。

圖2-16、(a)利用LPCVD沉積Poly Gate並微影蝕刻出Poly Gate的形狀，(b)通道橫切面圖， (c)通道縱切面圖。

(a)

(b)

(a) (b)

19 2.3

元件

TEM圖

以上是介紹元件的製程流程，元件完成後，本實驗進行 TEM Image 的確認。圖 2-17(a)(b)分別為 GAA 與 TriGate 兩種結構的 Nanowire Channel 剖面圖，可以清楚看到 奈米線通道為方形的結構，圖中通道的寬度(Wch)約為 62-nm，高度(Tch)約為 44-nm。NW

的寬度取決於 Nitride Spacer 的寬度，假如希望擁有較小線寬的奈米線，可以降低 TEOS Block 的高度，或是增加蝕刻 Nitride Spacer 時 Over Etch 的時間。然而，NW 的厚度主 要取決於沉積α-Si 的厚度，但也需注意蝕刻 TEOS Block 時，過大的 TEOS Over Etch 也 會同時造成α-Si 厚度的下降。

同 時 比 較 圖 2-17(a)(b) ， 可 以 明 顯 發 現 GAA 結 構 的 通 道 被 TEOS/Nitride/TEOS=(10.5-nm/5.5-nm/15.3-nm)和 N+ Poly Gate 環繞式均勻地包覆，然而

方形的通道結合 GAA 的結構，本實驗可以初步看到 GAA 結構比起 TriGate 結構，更能 使閘極控制面積有效的增加，並且通道的 Corner 數量也同時增加。由於三維結構閘極 的演變，使得閘極控制面積增加，本實驗定義一個參數：有效的通道寬度(Weff)，GAA

結構的 Weff為通道數目乘上 2(Wch+Tch)，而 TriGate 結構的 Weff為通道數目乘上(Wch+ Tch

20

圖 2-17、奈米線通道的 TEM 圖(a)GAA 結構，(b)TriGate 結構，其中 Wch/Tch=62-nm/44-nm，O/N/O=10.5-nm/5.5-nm/15.3-nm。

Oxide

Oxide

Nitride

W

_ch

T

_ch

(a)

W

_ch

T

_ch

Oxide

Oxide

Nitride

(b)

21

2.4 參數萃取方法

本節將介紹量測的參數萃取，包括臨限電壓(Threshold Voltage)、次臨界斜率 (Subthreshold Swing, SS)、汲極引發位能障下降(DIBL)等特性。將量到的參數比較分析， 而電性的量測機台主要以 HP 4156 半導體分析儀量測，軟體則為 ICS 操作系統，GPIB 為 連接兩硬軟體的溝通介面。

2.4.1

臨限電壓定義(Threshold Voltage)

Vth為MOSFET元件中最基本且重要的參數，它的定義方法為將量到的 Id-Vg 圖，在固定的Vd下，取Gm(Transconductance)最大值對應到 Id-Vg 下的Vg1且fit出一 條直線與X軸的切點Vg，在扣掉二分之一Vd(線性區電流等於零時)，即為Vth。而本 實驗是利用定電流法估計，在 Id = ( Weff / L ) × 10-8A = Ith 時的 Vg 即為Vth，如圖 2-18。 圖2-18、定電流Vth定義方法。 -2 -1 0 1 2 3 4 5 6 7 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

W

_eff

/L=1

µ

m/1

µ

m

Dr ai n Cur rent (A) Gate Voltage (V)

I

th

V

th

22

2.4.2

次臨界斜率定義(Subthreshold Swing)

次臨界斜率的定義方法為在弱反轉區的次臨界電流，取對數除以Vg 的倒數。 (2-1) 如圖2-19，首先元件操作在線性區，外加Vd為0.1 V，量測 log10(Id)- Vg圖。接 下來求出在弱反轉區的最大斜率，並取之倒數，即為次臨界斜率(S)的求法。次臨 界斜率的單位為mV/dec，越小的次臨界斜率即代表此元件閘極控制能力佳，可以 操作很小的Vg變化，即可取得很大的電流變化。 -2 -1 0 1 2 3 4 5 6 7 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4 Dr ain Curr ent ( A ) Gate Voltage (V) W eff/L=1µm/1µm 圖2-19、Subthreshold Swing定義方法。

2.4.3

汲極引發位能障下降定義(Drain Induce Barrier Lowing)

汲極引發位能障下降(DIBL)的原因是由於汲極端的電壓(Vd)增加，汲極端的位 能下降，連帶源極端的能位帳(VB)也隨之下降，而Vth下降，使元件容易導通，如圖 2-20。當元件越做越小，通道長度也隨之下降，DIBL的現象也會越來越明顯，越 小的DIBL值表示元件閘極控制能力強，源極端的能位障(VB)不容易被汲極端的電 壓影響(Vd)，是判斷元件閘極控制能力的重要指標。在此本實驗定義DIBL(mV/V) 的公式如下：

( )

1 d 10

g

log

-V

I

S

_⎥

⎦

⎤

⎢

⎣

⎡

∂

∂

=

23 (2-2) 先用定電流Vth定義法，分別在Vd為0.1 V與3 V下所量到的Vth，兩者的差除以Vd的 差，即為DIBL的值，如圖 2-21。 圖2-20、DIBL能帶示意圖。 圖2-21、DIBL定義方法。 -2 0 2 4 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 Gate Voltage (V) Dr ain Cur re nt (A) W eff/L=1µm/1µm V_d=0.1V_linear V_d=3V_saturation

I

th

V

th_sat

V

th_lin Vd_sat -Vd_lin _sat V -_lin V ) V mV DIBL( = TH TH

24

2.5 電性基本量測與討論

在此章節將介紹元件的基本量測結果，主要包含不同的多重閘極結構，對於電晶體轉換 特性的影響、多重奈米線通道薄膜電晶體與傳統平面式薄膜電晶體的電性比較、奈米線 通道的多寡對於電性上的變異。

2.5.1

不同的多重閘極結構對於電晶體轉換特性的影響

在之前的章節介紹了GAA與TriGate結構的差異，在此本實驗實際做出元件，量 測其基本電晶體轉換特性，並加以討論。圖 2-22 為GAA與TriGate結構在Id-Vg上的 比較，並將其電性參數整理於圖的右下角。在此注意圖中的縱軸為規一化(Normalize) 後的Drain Current，是將Drain Current除以Weff，其單位為A/μm。規一化的目的是

為了表達單位通道寬度的電流，可以客觀的比較出元件優劣。 -2 0 2 4 6 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4 389 267 S.S (mV/dec) 158.7 1.24 TriGate 102.4 DIBL (mV/V) 0.81 VTH (v) GAA 389 267 S.S (mV/dec) 158.7 1.24 TriGate 102.4 DIBL (mV/V) 0.81 VTH (v) GAA V_d=0.1V Drai n Cur rent

(

A/ µ m

)

Gate Voltage (V) GAA TriGate V_d=3V L=1µm with 8NWs 圖2-22、GAA結構與TriGate結構的Id-Vg圖。

25 在圖 2-22中，本實驗可以印證模擬的結果，GAA結構由於閘極的控制面積變 大，使得閘極的控制能力變好，因此有較大的驅動電流、較小的DIBL、較小的次 臨界斜率…等優點，但是也同時造成GIDL變大。但是模擬的電性與實際量測的電 性有點不同，可能有以下的原因 (1) 模擬元件結構與實際結構不同。

(2) 模擬時的Gate oxide為完美的SiO2，但實際上是TEOS。

(3) Poly-Si 裡的Grain Boundary並未考慮。 (4) Poly-Si 的Trap density 模擬參數不正確。

雖然，模擬的數據與實際量測的數據有差異，不過可以看出大致上的趨勢。也 發現GAA結構的GIDL過大的問題。在這邊我提出幾個方法來改善GAA的漏電問 題，這些方式都是降低汲極端的電場，來改善漏電，例如：LDD結構或是off-set結 構。

2.5.2 多重奈米線通道薄膜電晶體與傳統平面式薄膜電晶體的轉換電性

比較

在這節將先討論多重奈米線通道結構(Multiple NWs)與傳統平面式結構(Planar) 的結構差異，再近而討論他們對於薄膜電晶體的電性影響。圖 2-23，本實驗可看 到這兩種結構的差別，多重奈米線通道是由很多的奈米線組成，配合 GAA 閘極結 構，可以增加閘極掌控的面積，增加 Corner 的數量，提升 Corner Effect 的效應，讓 元件擁有很好的閘極掌控能力。為了比較出多重奈米線通道結構的優勢，本實驗比 較兩者的 Id-Vg，如圖 2-24。圖中本實驗可以看到無論是 GAA 或是 TriGate 結構的 多通道閘極薄膜電晶體，在 Id-Vg電性上都比傳統平面式的薄膜電晶體還要優越。 圖 2-23、(a)Planar 結構，(b)Multiple NWs 結構的示意圖。

S

D

G

G

S

D

(a) (b)

26 -2 0 2 4 6 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 GAA_8NWs TriGate_8NWs Planar_Weff=2µm L=1µm Vd=0.1V 98.6 287 0.831 GAA 607 378 S.S (mV/dec) 297 2.43 Planar 151 DIBL (mV/V) 1.25 VTH (v) TriGate Vds=0.1V 98.6 287 0.831 GAA 607 378 S.S (mV/dec) 297 2.43 Planar 151 DIBL (mV/V) 1.25 VTH (v) TriGate Vds=0.1V Dr a in Cur re nt (A/ µ m) Gate Voltage (V)

圖 2-24、8 個奈米線通道的 GAA 和 TriGate 結構薄膜電晶體與 Weff=2μm 的

Planar device 的 Id-Vg比較圖。

2.5.3

奈米線通道的多寡，對於電晶體轉換特性上的變異

隨 著 莫 爾 定 律 的 演 進 ， 當 元 件 尺 寸 也 同 時 越 做 越 小 ， 元 件 特 性 的 變 異 (Fluctuation)也越來越受到重視[34]。Poly-Si雖然擁有很多的Grain Boundary，但是 傳統的薄膜電晶體由於尺寸很大，相對而言Grain Boundary對其電性影響較小，所 以較少人討論其Fluctuation等議題。但是隨著Poly-Si薄膜電晶體越做越小時，Grain Boundary在元件上位置的變異，會強烈影響電性的表現[35]。本節將討論奈米線通 道的多寡，對於電性上的變異影響。 圖 2-25為不同的通道數目的Id-Vg圖，圖中本實驗比較2個NWs、8個NWs與16 個NWs這三種不同的尺寸，並在縱軸不使用規一化(Normalize)後的汲極電流，而圖 2-26的縱軸是使用規一化後的汲極電流。本實驗可以由圖 2-25、2-26的兩張圖發 現，由於通道數目越多，元件的驅動電流也隨之增加，但是經過規一化後，其實不 同元件的Id-Vg圖形會重疊在一起。這表示奈米線通道的增加或減少，電性也會線性

27 的增加或減小，而且不影響Vth、次臨界斜率、DIBL等元件參數。 -2 0 2 4 6 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 Dr ain Curr ent ( A ) Gate Voltage (V) 2 Channels 8 Channels 16 Channels GAA L=1µm Vd=0.1V 圖2-25、不同的通道數目的Id-Vg圖，縱軸為並未規一化的汲極電流。 -2 -1 0 1 2 3 4 5 6 1E-14 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 _{GAA L=1µm} Vd=0.1V 2 Channels 8 Channels 16 Channels Drai n C u rrent ( A / µ m) Gate Voltage (V) 圖2-26、不同的通道數目的Id-Vg圖，縱軸為規一化後的汲極電流。 圖 2-27(a)與(b)是把2NWs、8NWs與16NWs這三種不同通道數目的元件各量22 組，並取出全部的參數整理而成的元件特性變異圖。圖中本實驗比較Vth、次臨界斜 率、DIBL這三種參數，並取其Error Bar。本實驗可以看到這三種參數的平均值，其

28 實並不會隨著通道數目的多寡而改變，但是參數的變異量會隨著通道數目的減小而 增加。由於奈米線通道數量的變少，Grain Boundary對於元件的影響相對變大，反 而通道數目大於8NWs後，其平均了Grain Boundary對元件的影響，降低了參數變異 性。由於取樣數目不是很多，圖中有幾個點不是依照此原則，但多奈米線通道擁有 較小的參數變異是個趨勢。此外，目前有很多種方法可以減少Grain Boundary對電 性上的影響，例如準分子雷射退火(Excimer Laser Anneal)、金屬誘發側向結晶(Metal Induce Lateral crystallization)、固相結晶法(Solid phase crystallization)或是氨電漿 (NH3 plasma) 處 理 … 等 方 法 。 這 些 方 法 都 可 以 減 少 Grain Boundary 和 修 補 Trap

Density，提升元件的驅動電流，並且減少電性上的變異[36,37]，但此論文並無著重 於這些方法。

圖2-27、不同的通道數目的(a) Vth與SS，(b) DIBL Variation比較。

2 8 16 50 75 100 125 150 175 200 Number of Channels TriGate GAA D IBL (mV /V ) 0.5 1.0 1.5 2.0 2.5 0 8 16 50 100 150 200 250 300 350 400 450 500 SS (mV/dec) VTH (V ) Number of Channels TriGate GAA 2

(a) (b)

29

第三章

元件記憶體特性

3.1 基本穿隧機制介紹

近年來，許多團隊致力於快閃記憶體元件的研究，並且已經廣泛的應用在各種產品。 其操作原理很簡單，利用注入或是抹除電荷儲存層的電荷量，調整臨限電壓的變化，來 判別“0＂或是“1＂。目前寫入或是抹除的物理機制有很多種，普遍為以下兩種機制， 第 一 個 為 通 道 熱 電 子 注 入 (channel-hot-electron injection ， CHEI) ， 第 二 種 為 Fowler-Nordheim Tunneling (FNT)，並在以下的章節加以討論。

3.1.1 Channel-Hot-Electron Injection

從1970年代，MOSFET的熱載子效應(Hot Carrier Effect)已經廣泛的被討論，以 N型MOSFET為例，當通道反轉為導通的狀態下，且汲極端偏壓落在飽和區範圍 (Vds>Vdssat)，受到橫向電場的作用下，此時產生大量的電子向汲極端移動，當元件 進入夾止區時(Pinch-off Region)，電子在電場加速後擁有很高的能量會碰撞出大量 的電子電洞對，此時受到閘極垂直電場的作用下，電子被吸引往閘極方向流動， 閘極電流便由此產生，不然則大部分的電子可能流向汲極，電洞則可能往基極的 方向流動，因而造成功率的消耗[38]，如圖3-1。相較之下快閃記憶體元件，由於 比N型MOSFET多了一層浮接閘極，往上走的電子便可以儲存在此電極上，達成了 記憶體寫入的目的，然而這些往上走的熱電子中集中在一個很小的區域射入，可 以想見的，在經過多次的寫入之後，一些電子可能陷入氧化層中，可能陷入浮接 閘極中，如此造成電子不容易射入，因而使得元件的可靠度降低。

3.1.2 Fowler-Nordheim Tunneling

量 子 穿 隧 效 應 有 分 成 兩 種 ， 一 個 為 Direct Tunneling (DT) ， 另 一 個 為 Fowler-Nordheim Tunneling (FNT)，兩者都是利用跨在氧化層上的電場，使電子發 生穿隧現象。其中Fowler-Nordheim Tunneling (FNT)是利用跨在氧化層上的電場， 使氧化層的能帶圖彎曲，氧化層能帶厚度變薄，讓電子(電洞)的穿隧機率增加，而 產生量子穿隧的現象，如圖 3-2。FNT所產生的穿隧電流，決定於跨在氧化層的電

30 場強度，當電場越強，能帶彎曲更劇烈，穿隧電流將會越大，其所需要的電場至 少約 6 MV/cm以上。而Direct Tunneling(DT)通常發生於極薄氧化層厚度(約3-nm) 的元件，由於氧化層厚度越薄，其量子穿隧效應越大，所以DT只需要較小的電場 即可發生，如圖 3-3。而SONOS元件可以利用閘極施加的電壓，產生正向或是負 向的電場，讓電子或是電洞發生FNT或是DT的現象，產生穿隧電流注入捕捉電荷 層，使臨限電壓改變。其中FNT的穿隧電流密度公式如下， (3-1) 公式 3-1 中的ΦB為 FNT 的能障高度， m0為單位有效質量，mox為穿隧的有效 質量比， h-bar 為普郎克常數除以兩倍的圓周率，即 h/2π=1.054×10-34 J-S，單電子 的電荷量 q 為 1.6×10-19 C，E 為電場強度。 圖 3-1、Channel-Hot-Electron Injection 機制示意圖。

G

S

D

(

)

⎥ ⎥ ⎦ ⎤ ⎢ ⎢ ⎣ ⎡ ⋅ ⋅ ⋅ Φ ⎥ ⎦ ⎤ ⎢ ⎣ ⎡ Φ ⋅ ⋅ ⋅ = E q bar -h 3 m 2m 4 -exp E m bar -h 16 q J 2 3 B 2 1 ox 0 2 B ox 2 3 π

31 圖 3-2、Fowler-Nordheim Tunneling 機制能帶示意圖。 圖 3-3、Direct Tunneling 機制能帶示意圖。

P-Sub

Si

₃

N

₄

P-Sub

Si

3

N

4

32

3.2 元件電場模擬

之前的章節已經探討 Corner Effect 對於轉換特性的影響，例如可以降低次臨界 斜率、增加驅動電流、抑制短通道效應.…等優點，本節將繼續討論 Corner Effect 對於 FNT 的影響。首先利用 ISE TCAD 模擬環繞式閘極元件的電場分布，並把模 擬出來的角落電場代入 FNT 的公式，加以探討穿隧電流大小。模擬的元件依照實 際元件的大小設計，閘極電壓也按照實際操作寫入抹除時所施加的電壓，並假設沒 有任何的電荷儲存於閘極氧化層(Gate Oxide)與捕捉電荷層(Trapping Layer)。在此假 設任何的電荷注入電荷捕捉層都會被困住，電荷沒有任何的機率可以從缺陷中釋 放。

首先模擬寫入(Program)時的電場分布，此時閘極電壓施加 22V，如圖 3-4。為 了探討平邊區域(flat surface)與角落區域(corner region)兩者電場的差異，本實驗將圖 3-4 做兩個切線，取出平邊區域(切線 A)與角落區域(切線 B)的電場絕對值，如圖 3-5，3-6。可以發現平邊區域因為沒受到 Corner Effect 影響，電場大約 9.1×106 V/cm， 而角落區域因為 Corner Effect 的影響，擁有最大的電場約 1.6×107 V/cm。 圖 3-4、當閘極電壓為 22V 時，GAA 結構的電場分布模擬圖，其中切線 A 為平邊 區域，切線 B 為角落區域。

A

B

33 圖 3-5、當閘極電壓為 22V 時，平邊區域(切線 A)的電場絕對值分布圖。 圖 3-6、當閘極電壓為 22V 時，角落區域(切線 B)的電場絕對值分布圖。 -0.02 0.00 0.02 0.04 0.0 2.0x106 4.0x106 6.0x106 8.0x106 1.0x107 1.2x107 1.4x107 1.6x107 1.8x107 2.0x107 A b s( E lec tr ic F iel d ) ( V /cm ) Distance(µm)

flat surfase (A) Gate Voltage=22V

J

_h1

J

_e1 -0.02 0.00 0.02 0.04 0.0 2.0x106 4.0x106 6.0x106 8.0x106 1.0x107 1.2x107 1.4x107 1.6x107 1.8x107 2.0x107 Abs(Electric Field) (V/cm) Distance(µm) corner (B) Gate Voltage=22V

J

_h2

J

_e2

34

元件操作在寫入(Program)時，閘極施加正電壓，在通道表面與穿隧氧化層 (Tunneling Oxide)產生電場，讓能帶圖彎曲，發生 FNT，使通道表面的電子注入捕 捉電荷層(Trapping Layer)，讓 Vth改變。同時，閘極與 Blocking Oxide 的表面也有

個電場，使閘極的電洞發生 FNT 注入捕捉電荷層。因此注入的有效穿隧電流為兩 者的總和，這兩個穿隧電流一正一負，同時注入捕捉電荷層會互相抵消。接下來將 把模擬的電場絕對值代入 FN 穿隧電流密度公式 3-1，加以討論有效的穿隧電流密 度。 (3-1) 公式 3-1 中的ΦB為 FNT 的能障高度，在此案例，電子欲從 Poly-Si 通道表面

穿隧 SiO2至 Nitride，ΦBe即為 Poly-Si 與 SiO2的 conduction band 能障高度差，ΦBe

約 3.15eV。反之電洞欲從 Poly-Si 閘極穿隧 SiO2 至 Nitride，ΦBh即為 Poly-Si 與 SiO2

的 valance band 能障高度差，ΦBh約 4.3eV，如圖 3-7。另外，m0為單位有效質量，

mox為穿隧的有效質量比，其中電子的穿隧有效質量比(meox)為 0.5，電洞的穿隧有 效質量比(mhox)為 0.77。h-bar 為普郎克常數除以兩倍的圓周率，即 h/2π=1.054×10-34 J-S，單電子的電荷量 q 為 1.6×10-19C。以上的參數整理於表 3-1。 圖 3-7、FNT 公式的能障高度示意圖。

Φ

Be

Φ

_Bh

Poly-Si

O N O

N

+

Poly-Si

Φ

Be

Φ

Bh

(

)

⎥ ⎥ ⎦ ⎤ ⎢ ⎢ ⎣ ⎡ ⋅ ⋅ ⋅ Φ ⎥ ⎦ ⎤ ⎢ ⎣ ⎡ Φ ⋅ ⋅ ⋅ = E q bar -h 3 m 2m 4 -exp E m bar -h 16 q J 2 3 B 2 1 ox 0 2 B ox 2 3 π

35

表 3-1、FNT 公式的參數整理。

接下來本實驗將圖 3-5 中，通道與 Tunneling Oxide 的接面電場絕對值代入公式 3-1，求出電子穿隧電流密度 Je1=1.05×10-5 A/cm2，將閘極與 Control Oxide 的接面電

場絕對值代入公式 3-1，求出電洞穿隧電流密度 Jh1=2.71×10-28 A/cm2。可以發現平

邊區域(切線 A)在閘極電壓為 22V 的時候，電洞由閘極注入(Gate Injection)的現象並 不明顯，電子注入的電流密度 Je1 遠大於電洞注入的電流密度 Jh1。利用圖 3-6，也 可以取得角落區域(切線 B)在閘極電壓為 22V 時的電子穿隧電流密度 Je2=1.17×101 A/cm2和電洞穿隧電流密度 Jh2=1.66×10-73A/cm2。本實驗發現不管是角落區域(切線 B)或是平邊區域(切線 A)，有效的穿隧電流密度都是由通道表面注入的穿隧電流主 導，而且角落區域(切線 B)的電子穿隧電流密度 Je2 遠大於平邊區域(切線 A)的 Je1 約 6 個次方，因此模擬結果証實，受到 Corner Effect 影響的區域可以增加穿隧電流 密度，提升 Program 的效率。 以上本實驗模擬閘極施加 22V 的情形，接下來本實驗模擬閘極電壓為-24V 的 電場分布，如圖 3-8。也同時在圖 3-8 中做兩條切線，其中切線(C)代表平邊區域(flat surface)，而切線(D)代表角落區域(corner)，並將兩者的電場絕對值取出，分別用圖 3-9 與圖 3-10 表示。可以發現角落區域因為 Corner Effect 的影響，擁有較大的電場 約 1.7×107 V/cm。 參數名稱 參數值 單位 ΦBe 3.15 eV ΦBh 4.3 eV q 1.6E-19 C hbar 6.6E-16 eV-S

M0 9.11E-31 Kg

Meox 0.5

Mhox 0.77

36 圖 3-8、當閘極電壓為-24V 時，GAA 結構的電場絕對值分布模擬圖，其中切線 C 為平邊區域，切線 D 為角落區域。 圖 3-9、當閘極電壓為-24V 時，平邊區域(切線 C)的電場絕對值分布圖。

C

D

-0.02 0.00 0.02 0.04 0.0 2.0x106 4.0x106 6.0x106 8.0x106 1.0x107 1.2x107 1.4x107 1.6x107 1.8x107 2.0x107 Abs( El ectri c Fi el d) (V/ cm) Distance (nm) flat surface(C) Gate Voltage=-24V

J

_h3

_J

_e3

37 圖 3-10、當閘極電壓為-24V 時，角落區域(切線 D)的電場絕對值分布圖。 此外元件操作在抹除(Erase)的時候，閘極施加負電壓，也會同時產生兩個穿隧 電流，一個是電洞穿隧電流，經由通道表面穿隧至補捉電荷層，另一個是電子穿隧 電流，經由閘極穿隧至補捉電荷層。本實驗利用圖 3-9 的電場絕對值代入公式 3-1， 求出平邊區域(切線 C)的電洞穿隧電流密度 Jh3=2.26×10-21A/cm2和電子穿隧電流密 度 Je3=1.81×10-8A/cm2。在此意外發現，當閘極電壓操作在-24V 的時候，平邊區域 的閘極電子穿隧的效率大於通道電洞穿隧的效率，產生 Gate Injection 的現象 [39,40]。會產生 Gate Injection 的現象並不是本實驗所希望見到的，原本操作在 Erase 時，ΔVth應該會小於 0，但是元件的設計不良等因素，可能產生 Gate Injection 使

ΔVth大於 0，讓元件操作狀態不正常。另外本實驗也利用圖 3-10，求出角落區域(切

線 D)的電洞穿隧電流密度 Jh4=3.88×10-6

A/cm2 和電子穿隧電流密度 Je4=7.21×

10-33A/cm2。本實驗發現由於 Corner Effect，使角落區域的電洞穿隧電流密度 Jh4 比 平邊區域的 Jh3還要大很多，並且角落區域的電子穿隧電流密度 Je4也被 Corner effect

抑制。因此元件操作在 ERASE 時，利用 corner effect 除了可以提升電場，增加電洞 的穿隧效率之外，也可以抑制 Gate Injection 的現象。 -0.02 0.00 0.02 0.04 0.0 2.0x106 4.0x106 6.0x106 8.0x106 1.0x107 1.2x107 1.4x107 1.6x107 1.8x107 2.0x107 Abs( El ectric Fi el d) (V/ c m ) Distance (nm) corner (D) Gate Voltage=-24V

J

_h4

J

_e4

38

3.3 元件計憶體特性量測

上一節模擬出 GAA 結構的電場，並且代入 FNT 的公式，求得有效的穿隧電流 密度。由模擬結果得知，經由 Corner Effect 影響的區域，可以有效增加穿隧電流密 度，並且抑制 Gate Injection 現象。本章節將實際量測 GAA 結構和 TriGate 結構 Poly-Si NWs TFTs 的 Program/Erase 特性，並探討是否會因為 Corner Effect 的影響 多寡，而造成兩者在 Program/Erase 的特性差異。另外，本實驗量測 Retention Time 與 Endurance 等記憶體特性，探討元件可靠度的優劣。

3.3.1

FN Tunneling Program/Erase 特性量測

延續著之前的章節，接下來探討 GAA Poly-Si NWs SONOS-TFTs 在 Program/Erase 上的表現，並與 TriGate 結構比較 Window 大小。在此本實驗使 用 FN tunneling 的操作機制，在閘極施加電壓並且 S/D 端接地，利用閘極產生 垂直於通道的電場，使載子發生 FN tunneling，讓 Vth改變。以下量測，都是使

用通道長度為 1um 的八通道奈米線元件。

如圖 3-11，GAA 結構的元件經過閘極 22V 1mS 的 Program 後，Id-Vg曲線

向右平移，Vth約為 6.5V。經過閘極-24V 1S 的 Erase 後，Id-Vg曲線向左平移，

Vth約 3.5V。經過 FN tunneling 操作 Program/Erase 後的 Id-Vg曲線，Vth的差值

約 3V，並且次臨界斜率沒有改變，表示元件在此操作條件下可以運作，不會 對元件產生破壞。

39 0 2 4 6 8 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4 Drai n Curren t ( A ) Gate Voltage (V) Program 22V 1ms Erase -24V 1s GAA_L=1µm_8NWs ∆_Vth=3V 圖 3-11、GAA 結構的元件經過 FNT 操作 Program/Erase 後的 Id-Vg曲線。 為了更仔細的探討 GAA 結構的元件 Program/Erase 特性表現，本實驗做了 陣列式的量測。首先將元件操作在固定的 Vth狀態，固定 Program Voltage，改

變 Program Time，觀察 Vth在同個閘極電壓下，Vth對 Program Time 的變化。

例如圖 3-12 左下角紅色的線，本實驗先將元件 Vth操作約在 3.2V 的狀態，當

作初始的 Vth，依序閘極施加 12V 為期 1μS 到 1mS 的 Program Time，並紀錄

每次 Program 完的 Vth。可以發現在 Program Voltage 為 12V 時，Vth隨著時間

的增加而慢慢的增加，不過由於閘極氧化層太厚，Program Voltage 為 12V 時， Vth並沒有很大的改變。此外本實驗也將 Program Voltage 依序增加至 22V，如

圖 3-12 中左下角的黃線，可發現 Program Time 只要 1μS 就可以使 Vth從 3.1V

40 3.0 3.5 4.0 4.5 5.0 5.5 6.0 6.5 10-8 10-7 10-6 10-5 10-4 10-3 10-2 10-1 100 101 3.0 3.5 4.0 4.5 5.0 5.5 6.0 6.5 _E-12V E-14V E-16V E-18V E-20V E-22V E-24V VTH (V)

P/E time (Sec)

P12V P14V P16V P18V P20V P22V GAA_L=1µm_8NWs 圖 3-12、GAA 結構的元件對於 FNT 寫入抹除的特性圖。

由圖 3-12 左下角的資料，發現 Program Voltage 與 Program Time 深深的影 響元件 Vth的變化，越大的 Program Voltage 可以增加載子注入的效率，降低 Program 所需要的時間，即可達到想要的 Vth變化量。此外由於元件的閘極氧 化層太厚，TEOS/Nitride/TEOS=10-nm/5.5-nm/15-nm，造成需要增加更大的 Program Voltage 才能產生足夠的電場，所以此元件操作電壓必須操作大約 20V 以上。為了解決 P/E 操作電壓過大的問題，本實驗之後的實驗將使閘極氧化層 的厚度下降，除了可以提升電場，增加 P/E 效率，也同時可以增加元件的閘極 控制能力，提升元件轉換特性，此議題將在之後的章節介紹。 除了針對元件 Program 特性探討，本實驗也以同樣的方法量測元件對於 Erase 的特性表現。首先將元件操作在 Vth=5.9V，並進行調變 Erase Voltage 與

Erase Time 的陣列量測，如圖 3-12 右上部份。本實驗可以發現 Erase 的效率比 Program 還要差，如閘極電壓為-22V 時，Erase Time 要增加 1mS 以上才有微小 的 Vth變化量，甚至要增加到 1 秒才有 1V 以上的變化量。由於在同樣電場下，

電洞的有效質量與 Barrier High(ΦB)都大於電子，對於 FNT 有很大的影響，如

公式 3-1。因此並不意外 Program 與 Erase 效率會產生如此大的差異，並且根據 之前的模擬結果，當閘極電壓為 22V 時，corner region 的電子穿隧電流密度約

41

1.17×101 A/cm，而當閘極電壓為-24V 時，corner region 的電洞穿隧電流密度約 3.88×10-6A/cm，兩者相差快 107 倍，因此可以驗證實際元件難以抹除(Hard to Erase)的現象。

接下來要比較 GAA 結構與 TriGate 結構的 P/E 效率，進而討論 Corner 數 量多寡對於 P/E 效率的影響。以下量測，都是使用通道長度為 1um 的八通道奈 米線元件。為了強調兩種結構在同樣的操作條件下的ΔVth 多寡，在此量測的

手法與圖 3-12 有些不同。首先在進行 Program 以前，都會進行一次固定條件 的 Erase。目的是為了確保上一次 Program 後的電荷不要影響下一次 Program 的正確性，因此 Erase 的條件要足夠大。反之，在進行 Erase 之前，都會進行 一次固定條件的 Program。而ΔVth就是 P/E 後的 Vth減 P/E 前的 Vth，通常 Program

的時候ΔVth>0，反之 Erase 的時候ΔVth<0。

如圖 3-13，本實驗在每次 Program 以前，都會進行閘極電壓-22V 為期 1s 的 Erase 動作，以確保上次 Program 後的電荷都能去除，不影響下次 Program 的正確性。此外本實驗調變 Program 的條件，Program Voltage 有 20V 與 22V， 而 Program Time 從 1μS 調變至 1ms。首先看到圖 3-13 中，GAA 結構在閘極 電壓 22V 為期 1ms 的 Program 條件下，ΔVth約為 2.6V，但是 TriGate 結構的

ΔVth才只有 1.4V。並且在任何同樣 Program 條件下，GAA 結構的ΔVth大約

是 TriGate 結構的兩倍多，這可以證明 Corner Effect 對於 Program 效率的重要 性。

此外本實驗調變 Erase 的條件，Erase Voltage 有－20V 與－22V， Erase Time 從 1ms 調變至 1s，而 Program 的條件固定為 20V 為期 2ms，如圖 3-14。圖中 任何同樣條件下，GAA 結構的 Erase 效率都高於 TriGate 結構，例如 GAA 結 構在閘極電壓－22V 為期 1s 的條件下，ΔVth約為－1.9V，但是 TriGate 結構

42

10

-6

10

-5

10

-4

10

-3

0.0

0.5

1.0

1.5

2.0

2.5

GAA_P22VGAA_P20V TriGate_P20V TriGate_P22V

∆

V

TH

(V)

Program Time (s)

Erase -22V 1s 圖 3-13、GAA 與 TriGate 結構的元件對於 FNT 寫入的特性比較圖。

10

-3

10

-2

10

-1

10

0

-2.0

-1.5

-1.0

-0.5

0.0

Program 20V 2ms

Erase Time (s)

∆

V

TH

(V

)

GAA_E-20V GAA_E-22V TriGate_E-20V TriGate_E-22V 圖 3-14、GAA 與 TriGate 結構的元件對於 FNT 抹除的特性比較圖。