文獻回顧

此節將討論三篇近幾年其他團隊的期刊論文，第一篇是 2002 IEEE[28]，此篇模擬 五種不同的多重閘極結構，包括單一閘極(Single gate)、雙重閘極(Double gate)、三面閘 極(Triple gate)、四面閘極(Quadruple gate)和π型閘極(Pi-gate)，如圖 1-1，調變不同閘極 長度(Gate Length)與通道寬度(Channel Width)等條件，討論不同的多重閘極對於電晶體 非理想效應的影響。文中固定的元件參數如下，元件材料為單晶矽，閘極氧化層為 3-nm 的二氧化矽，並使用功函數為 4.63 電子伏特(eV)的鎢(tungsten)做為閘極材料。

隨著 MOS 場效電晶體元件微縮，短通道效應越來越明顯，導致臨限電壓下降、汲 極引發位能障(DIBL)上升、次臨界斜率(Subthreshold Swing)上升。如圖 1-2，文中討論 不同的閘極對於短通道效應的影響。本實驗可以明顯發現閘極包覆的面積越多，閘極掌 控能力越好，越能抑制短通道效應，其中以四面閘極(Quadruple gate)結構抑制短通道效 應的能力最好。此外，此論文也調變不同的通道寬度(Channel Width)，並討論各種多重 閘極結構對於元件的影響力，其中也是以 Quadruple gate 結構的效果最為顯著，如圖 1-3。此外，由於雙重閘極結構電晶體的閘極是包覆於通道的上下兩邊，所以電晶體轉 換特性對於通道寬度的變異並無太大的改變。

圖 1-1、各種多重閘極結構示意圖(1)單一閘極、(2)雙重閘極、(3)三面閘極、(4)四面閘極 和(5)π型閘極[28]。

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圖 1-2、模擬各種多重閘極結構對於 Short Channel Effect 的影響[28]。

圖 1-3、模擬各種多重閘極結構對於微縮通道寬度的影響[28]。

第二篇論文發表於 2009 IEEE EDL[29]，此篇論文利用側壁 Spacer 奈米線技術製作 出環繞式閘極多晶矽薄膜電晶體，利用經過 24 小時退火的多晶矽奈米線，將其下面的 底部氧化層濕式蝕刻移除後，使奈米線呈懸梁臂的懸空狀態，再將薄氧化層沉積上去當 閘極絕緣層，之後蓋 N⁺多晶矽薄膜，此層須將整個空隙填滿，包住整個通道，如圖 1-4，

來提升閘極對通道的控制能力，改善短通道效應。元件完成後，經過氨電漿處理，發現 它整個電性有非常明顯的改善，包括極高驅動電流，低次臨界擺幅達到 114 mV/dec、載 子遷移率亦獲改善、幾乎零汲極引發位能障下降、高開關電流比> 10⁸，如圖 1-5。此外，

文中也比較傳統的平面多晶矽薄膜電晶體與環繞式閘極多晶矽薄膜電晶體在電性上的 差異，並將重要參數整理於表 1-1，很明顯環繞式閘極多晶矽薄膜電晶體擁有較好的轉 換特性。

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圖 1-4、GAA 結構奈米線通道薄膜電晶體的通道 TEM 圖[29]。

圖 1-5、電漿處理前後的 Id-Vg特性比較圖[29]。

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表 1-1、電漿處理前後的 I_d-V_g特性的整理表格[29]。

最後一篇發表於 2007 IEEE EDL[30]，首先利用 E-beam 微影技術定義出長方形的奈 米線通道，再連續沉積閘極氧化層(TEOS/Nitride/TEOS=5-nm/10-nm/10-nm)與 N⁺多晶矽 閘極。利用多重閘極的概念，將奈米線多晶矽薄膜電晶體(Poly-Si Nanowire TFTs)與三面 式閘極(TriGate)結合，提升薄膜電晶體的轉換特性，如圖 1-6。另外也成功地與 SONOS 快閃記憶體結合，並且強調當閘極施加正電壓，會使通道角落產生強大的電場(Corner effect)，奈米線通道表面反轉產生的電子會有 FN 穿隧現象，並注入捕捉電荷層，使臨 限電壓的變化量增加。反之施加足夠的負電壓，奈米線通道表面的電洞也會穿隧至捕捉 電荷層。但是傳統平面式薄膜電晶體並沒有 Corner effect 的現象，所以施加同樣的閘極 電壓與相同的時間，Vth的變化量會明顯下降，如圖 1-7。並且利用半導體元件模擬軟體 證明施加同樣的閘極電壓時，通道角落的電場會遠大於通道平邊的電場，如圖 1-8。

圖 1-6、TriGate 結構奈米線通道薄膜電晶體的通道 TEM 圖與 Id-Vg圖[30]。

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圖 1-7、TriGate 結構與傳統平面結構的寫入抹除特性比較圖[30]。

圖 1-8、模擬通道表面與通道角落在同個閘極電壓下的電場強度圖[30]。

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