隨著半導體技術不斷的演進，半導體元件尺寸不斷的微縮、運作速度也斷的加快，
元件的可靠度更是扮演著重要的角色。基於以往對元件可靠度的分析，本研究將可靠度 分析延伸到不同 SOI 厚度以及具有高、低應力應變元件上，並針對N-/P-MOSFET 進行 溫度、熱載子效應(Hot Carrier Effect)、負偏壓溫度不穩定性(Negative Bias Temperature Instability)等可靠度的探討；另外我們也探討元件在不同 SOI 厚度以及不同 CESL 應變 層的缺陷(Defect)情形。
4.1 元件退化機制
元件特性的退化主要是由缺陷產生所造成的，而造成缺陷的原因除了材料本身製作 時所產生的，另外還有電子以及電洞的注入所引起，由於這兩種載子的注入所造成的電 子捕捉陷阱、電洞捕捉陷阱以及界面缺陷，使得元件產生退化的情形，導致元件有不同 的電性表現。界面陷阱的產生需要電子與電洞同時作用形成，電洞先注入氧化層處，電 子隨後注入中和電洞，造成缺陷轉移到氧化層與矽基板界面處，產生interface states。
另外一種缺陷是由衝擊離子化(Impact Ionization)所造成的，這種現象發生在橫向電場夠 強的時候，橫向電場賦予電子足夠的能量時(超過 1.4eV)，電子則會在接近電場強度較 大的汲極處撞擊出電子電洞對，這些擁有高能量的載子被通稱為熱載子，一但被撞擊出 的電子被閘極或汲極的正電壓所吸引後，將會成為閘極電流或是汲極電流的一部份，而 電洞則會被基板所吸收，成為基板電流的主要來源。
有關於負偏壓溫度不穩定性現象在金屬氧化層半導體元件發展之時已被發現。所謂
負偏壓溫度不穩定性主要是針對PMOSFET 元件閘極施加負偏壓，其餘各電極皆接地，
在高溫環境下造成界面缺陷和固定氧化層電荷(Fixed Oxide Charge)將隨著時間而增 加，使元件電性發生退化的情形。例如：汲極電流和轉換電導(Transconductance)的下降 以及臨界電壓(Threshold Voltage)的上升，這些都將影響到元件操作的穩定性和生命週 期。又由於負偏壓溫度不穩定性所造成的退化程度將隨著金屬氧化層半導體場效電晶體 的特徵尺寸下降而增加，因此元件的生命週期(Lifetime)將由負偏壓溫度不穩定性來主 宰。
4.2 可靠度實驗設計
本論文中，我們對元件所進行的退化機制有三種形式：(1)元件對於溫度所造成的 效應(Thermal Effect)；(2)元件作用在閘極與汲極同時給予高電場進行電性逼迫下引致熱 載子效應(Hot-Carrier Effect)；(3)元件僅針對閘極給予高電場進行電性逼迫之負偏壓溫 度不穩定性(Negative Bias Temperature Instability，NBTI)。
圖 4-2-1 為本實驗電性逼迫和設定晶片溫度之流程圖；圖 4-2-2 為 NMOS 元件閘極
與汲極同時給予正偏壓進行熱載子可靠度量測的示意圖；另外，我們也對PMOS 元件
閘極端給予負偏壓條件並在不同的溫度環境下進行負偏壓溫度不穩定性可靠度量測，見 圖4-2-3。
4.3 實驗結果分析
4.3.1 溫度效應(Thermal Effect)實驗結果
圖 4-3-1-1~圖 4-3-1-6 為 NMOS 在不同的溫度條件下之 ID-VD 比較圖，圖 4-3-1-7~
圖4-3-1-9 為 NMOS 在不同的溫度條件下之臨界電壓比較圖，圖 4-3-1-10~圖 4-3-1-15 為NMOS 在不同的溫度條件下之轉移電導能力(Mobility)比較圖，圖 4-3-1-16~圖 4-3-1-21 為NMOS 在不同溫度的條件下之次臨界擺幅(Subthreshold Swing)，由上面幾張圖我們 可以看出當溫度越高時，元件退化的情形就更為嚴重，主要原因是當半導體中的原子在 高於絕對零度時會具有一定大小的熱能，使得原子會在相對晶格作隨機振動，這種晶格 振動會導致完美週期位能函數的瓦解，稱之為晶格散射或是聲子散射(Phonon
Scattering)。相同的原理在 PMOS 也是一樣的情況，見圖 4-3-1-22~圖 4-3-1-42。
4.3.2 Hot-Carrier Effect 實驗結果
從文獻中我們得知短通道元件其熱載子退化最嚴重的情況是發生在閘極電壓(Vg) 等於汲極電壓(Vd)時 [17~20]，因此我們將 Hot-Carrier Stress 的條件設在閘極電壓等於 汲極電壓等於臨界電壓加一伏特電壓(VG = VD= VTH + 1V)進行電性壓迫，見圖 4-2-2。
圖 4-3-2-1~圖 4-3-2-6 為 NMOSFET 在不同的 SOI 厚度和不同的 CESL 應力層的條 件下在閘極與汲極電壓操作在臨界電壓+1V 進行 100 分鐘的電性壓迫之關係圖；圖 4-3-2-7~圖 4-3-2-9 為在不同的溫度環境下在閘極與汲極電壓操作在臨界電壓+1V 進行 100 分鐘的電性壓迫之關係圖。在經過 100 分鐘的電性壓迫後，元件的汲極飽和電流明
顯的產生退化的情形，此外我們可以發現到在線性區的汲極電流也有些微的改變，這是 因為stress 後 interface states 的增加導致載子遷移率降低而引起串聯電阻升高所致；而 同樣退化的情形在圖4-3-2-10~圖 4-3-2-18 所表示的轉換電導也可以觀察出，而轉換電 導(Gm)峰值的代表意義是汲極電流對閘極電壓(ID-VG)圖形中臨界區的最大斜率，這個 值的下降也代表著次臨界區的最大斜率(Subthreshold Swing)降低，同時也能反應出元件 遷移率(Mobility)的降低，這是因為界面狀態產生所造成的；另外比較值得提出探討的 地方是在不同SOI 厚度的條件下其退化程度的差異，圖 4-3-2-19 是在固定 CESL 為 Low Strain 的條件下，觀察不同 SOI 厚度其汲極電流退化的關係；圖 4-3-2-20 是在固定 CESL 為High Tensile 的條件下，觀察不同 SOI 厚度其汲極電流退化的關係；從上面兩張圖可 以發現無論CESL 是 Low Strain 或是 High Tensile，其汲極電流的退化程度都是 900Å 大 於700Å 大於 500Å，我們認為這是因為在 SOI 等於 900Å 的情況下其 Defect 的情形最為 嚴重，所以在退化的程度也最為明顯，相同的情況在轉換電導也是一樣，見圖4-3-2-21~
圖4-3-2-22；而在臨界電壓的表現上也是如此，在 SOI 等於 900Å 有較大缺陷，所以我 們認為是interface states 的增加與電荷注入氧化層造成氧化層缺陷的結果，stress 後因 為熱載子效應所造成的interface states 與電子注入的緣故使得需要再額外增加閘極電壓 來補償這些缺陷與抵補電子，導致臨界電壓的增加，所以造成臨界電壓變化量較大，見 圖 4-3-2-23~圖 4-3-2-24。
4.3.3 NBTI 實驗結果
關於負偏壓溫度不穩定性的機制，在 1995 年時由學者 Ogawa 以電化學式子來描述 元件在負偏壓溫度逼迫下所發生的機制[21]，此後逐漸形成了所謂的矽表面之斷鍵反應 -氫粒子漂移模型(Reaction-Diffusion Model，R-D Model)，其反應機制及方程式如式子 (2)[22]：
Si
=Si
−H
+h
+ →Si
≡Si
• +h
+ +H
→Si
≡Si
+ −H ... (2)
其中Si≡Si 為矽原子於週邊其他共價鍵結構，Si-H 為矽於界面上與氫所形成共價鍵結 構，當有電洞h+及電場與溫度之能量出現後，h+打斷Si-H 結構，造成 之矽懸鍵 (Dangling Bond)，即為界面陷阱並隨之與 h+結合，造成界面的陷入電荷，而H 則藉由 漂移離開界面。
Si
•負偏壓溫度不穩定性的量測方式我們可以參照圖 4-2-3，閘極端給予負偏壓條件，
在室溫下以及不同的溫度環境下進行可靠度量測。圖4-3-3-1~圖 4-3-3-6 為 PMOSFET 在不同的SOI 厚度和不同的 CESL 應力層的條件下在閘極電壓操作在臨界電壓-1.8V 進 行100 分鐘的電性壓迫之關係圖；圖 4-3-3-7~圖 4-3-3-9 為在不同的溫度環境下在閘極 電壓操作在臨界電壓-1.8V 進行 100 分鐘的電性壓迫之關係圖。圖 4-3-3-10~圖 4-3-3-15 為轉換電導在不同的SOI 厚度和不同的 CESL 應力層的條件下在閘極電壓操作在臨界電 壓-1.8V 進行 100 分鐘的電性壓迫之關係圖；圖 4-3-3-16~圖 4-3-3-18 則為轉換電導在不 同的溫度環境下在閘極電壓操作在臨界電壓-1.8V 進行 100 分鐘的電性壓迫之關係圖。
由上述的圖中我們可以得知界面陷阱的造成的確是影響到元件的退化，因為界面陷阱數 量的變化量增多也進而導致驅動電流(ID)和轉換電導(Gm)隨之退化增多；此外我們也針 對在不同SOI 厚度的條件下其退化程度的差異來做探討，圖 4-3-3-19 是在固定 CESL 為Low Strain 的條件下，觀察不同 SOI 厚度其汲極電流退化的關係；圖 4-3-3-20 是在固 定CESL 為 High Compressive 的條件下，觀察不同 SOI 厚度其汲極電流退化的關係；從 上面兩張圖可以發現無論CESL 是 Low Strain 或是 High Compressive，其汲極電流的退 化程度也都是900Å 大於 700Å 大於 500Å，相同的情況在轉換電導也是一樣，見圖 4-3-3-21~圖 4-3-3-22；而在臨界電壓的表現上也是如此，在 SOI 等於900Å 有較大缺 陷，所以我們認為是界面陷阱的增加造成臨界電壓變化量較大，見圖 4-3-3-23~圖 4-3-3-24。