應變技術應用於90奈米SOI金氧半場效電晶體特性分析與可靠度研究

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(1)國立高雄大學電機工程學系 (研究所-微電子組) 碩士論文. 應變技術應用於 90 奈米 SOI 金氧半場效電晶體特性分析與可靠度研究 The Impact of Strain Technology on Device Characteristic and Reliability for 90nm SOI CMOSFET. 研究生：王治忠撰指導教授：葉文冠. 中華民國九十八年六月.

(2) 應變技術應用於 90 奈米 SOI 金氧半場效電晶體特性分析與可靠度研究指導教授：葉文冠博士（教授）國立高雄大學電機工程所. 學生：王治忠國立高雄大學電機工程所摘要. 本篇論文中，我們運用了幾項製程技術來提升 N、PMOSFET 的特性，其中包含絕緣層上矽(SOI)、全金屬矽化物(FUSI)、接觸蝕刻截止層(CESL)等製程。我們探討了 CESL 製程對金氧半場效電晶體的影響，發現不同 CESL 製程對於元件的特性有明顯的影響，運用高應變技術的確能有效提升元件的驅動電流，同樣在元件的轉移電導能力也有所提升不論 SOI 厚度在 500Å、700Å、900Å 都有著相同的趨勢；而且在不同 SOI 厚度的條件下，CESL 製程影響元件的特性也有明顯的變化，對於比較薄的 SOI 厚度會感到比較敏感，包含驅動電流、載子的遷移率等特性。另外，我們也更進一步的探討元件對於溫度、熱載子效應和正負偏壓溫度不穩定性的可靠度(Reliability)研究。首先針對溫度的可靠度研究，可以看出當溫度越高時，元件退化的情形就更為嚴重；對於電性壓迫可靠度研究方面，我們發現到元件的退化程度最嚴重的時候發生在 SOI 厚度較厚的時候，我們認為在 SOI 厚度較厚的情況下其 Defect 的情形較為嚴重，主要是因為 interface states 的增加與電荷注入氧化層造成氧化層缺陷較大的結果。. 關鍵字：絕緣層上矽、全金屬矽化物、接觸蝕刻截止層. i.

(3) The Impact of Strain Technology on Device Characteristic and Reliability for 90nm SOI CMOSFET Advisor: Dr. Wen-Kuan Yeh Institute of Electrical Engineering National University of Kaohsiung. Student: Chi-Chung Wang Institute of Electrical Engineering National University of Kaohsiung. ABSTRACT In this thesis, we investigate the impact of SOI thickness on device characteristic and reliability for FUSI gate CMOSFET with CESL strain technology. For FUSI gate SOI CMOSFET, the impact of different CESL and SOI thickness on device performance and reliability were investigated. In this work, device characteristic and related hot-carrier induced and negative bias temperature instability induced device degradation are affected by CESL and SOI thickness with opposite tendency. In this work, we found that thinner SOI is more sensitive to CESL-induced enhancing driving capability than thicker SOI does. The device’s driving capability can be enhanced by CESL on MOSFET with thinner SOI than one with thicker SOI. However, for higher tensile CESL nMOSFET and higher compressive CESL pMOSFET, experimental results reveal that higher hot-carrier induced nMOSFET degradation happen on device with thicker SOI due to higher impact ionization and NBTI induced pMOSFET degradation happen on thicker SOI due to higher out of plane compressive stress induced bulk defect.. Keywords: CESL, SOI, FUSI, Hot Carrier Effect, NBTI. ii.

(4) 誌謝本論文得以順利完成，首先感謝指導教授葉文冠博士悉心的教導與提攜，並且提供我良好的學習環境及專業知識。感謝吳松茂博士提供實驗室資源共享。感謝江德光博士給予許多寶貴的建議與教導。其次感謝成功大學博士班的許家維學長和已經工作的王振安學長，因為有你們的細心教導與訓練我使用實驗室的儀器，並指導我許多量測技巧與基礎理論，使我在困惑中找到了方向。其次要感謝陪我走兩年的實驗室夥伴們，感謝實驗室的玄德、啟彰、育哲等學長們，謝謝你們的幫助與教導。當然也要感謝兩年來互相漏氣求進步的同學毅覺、建安、王昱、嘉豪、信豪、一成、小李。還有帶來歡笑聲不斷的學弟群聖洧、鳴傑、俊宇、彥勛、忠欽，謝謝你們的幫忙，使我在高大實驗室的日子過的很開心。另外特別在此感謝樹德科技大學電腦與通訊系所有的老師、學長和同學們，尤其是鍾志杰學長，毫不保留的教導我與提供實驗設備與耗材，在此向你們致上最高敬意。最後感謝我的母親，讓我在無後顧之憂的情況下完成學業，您真的很偉大。感謝我的女友尹純，在我感到挫折時給予我鼓勵與包容，在背後默默的支持更是我前進的動力。感謝時常關心我給我打氣的朋友們佳霖、阿杜、雨弦、喬亞，感謝所有曾經幫助過我的人。. iii. 2009 年 6 月高雄大學 NUK.

(5) 目錄中文摘要.................................................................................................................................... i 英文摘要................................................................................................................................... ii 誌謝.......................................................................................................................................... iii 目錄.......................................................................................................................................... iv 圖目錄...................................................................................................................................... vi 表目錄.................................................................................................................................... xiii 第一章緒論............................................................................................................................1 1.1 研究背景與動機...............................................................................................................1 1.2 應變技術之研究...............................................................................................................3 1.3 論文架構...........................................................................................................................5 第二章元件製程與量測設計................................................................................................6 2.1 元件製程...........................................................................................................................6 2.1.1 絕緣層上矽(SOI) ..............................................................................................6 2.1.2 金屬閘極(Metal Gate) .......................................................................................7 2.1.3 淺溝槽隔離(STI)...............................................................................................8 2.1.4 淺接觸蝕刻停止層(CESL) ...............................................................................9 2.2 量測設計...........................................................................................................................9 2.2.1 電容-電壓特性分析(C-V) ..............................................................................10 2.2.2 ID-VD 特性曲線 .............................................................................................10 2.2.3 ID-VG 特性曲線 .............................................................................................11 第三章元件基本電性量測結果與分析..............................................................................12 3.1 C-V 量測結果與電性分析.............................................................................................12 3.2 I-V 量測結果與電性分析 ..............................................................................................13 3.2.1 3.2.2. CESL Effect .....................................................................................................13 SOI Effect ........................................................................................................14. 第四章元件可靠度量測結果與分析..................................................................................15 4.1 元件退化機制.................................................................................................................15 4.2 可靠度實驗設計.............................................................................................................16 4.3 實驗結果分析.................................................................................................................17 4.3.1 溫度效應(Thermal Effect)實驗結果...............................................................17 4.3.2 Hot-Carrier Effect 實驗結果 ...........................................................................17 4.3.3 NBTI 實驗結果 ...............................................................................................18 iv.

(6) 第五章氧化層缺陷量測結果與分析..................................................................................20 5.1 雜訊的形成.....................................................................................................................20 5.1.1 熱雜訊(Thermal Noise) ...................................................................................21 5.1.2 散射雜訊(Shot Noise) .....................................................................................21 5.1.3 產生-複合雜訊(Generation-Recombination Noise)........................................22 5.1.4 1/f 雜訊(Flicker Noise)....................................................................................22 5.2 Flicker Noise 量測結果分析..........................................................................................23 5.3 電荷幫浦(Charge Pumping) ...........................................................................................24 5.3.1 電荷幫浦(Charge Pumping)基本原理 ............................................................24 5.3.2 電荷幫浦(Charge Pumping)量測方式與設定 ................................................25 5.3.3 量測結果..........................................................................................................26 第六章結論與未來展望......................................................................................................27 6.1 結論.................................................................................................................................27 6.2 未來展望.........................................................................................................................28 參考文獻................................................................................................................................108. v.

(7) 圖目錄圖 2-1-1 元件結構圖...............................................................................................................29 圖 2-2-1 Probe Station .............................................................................................................30 圖 2-2-2 HP-4156B 半導體參數分析儀................................................................................31 圖 2-2-3 HP-4284A LCR 阻抗分析儀 ....................................................................................31 圖 2-2-4 HP-5250A 低漏電流交換器....................................................................................32 圖 2-2-5 Agilent ICS Software ................................................................................................32 圖 2-2-6 IDVD 特性曲線........................................................................................................33 圖 2-2-7 IDVG 與 Gm-VG 特性曲線.....................................................................................33 圖 3-1-1 W/L=10μm/10μm NMOSFET 固定 SOI 厚度在 500Å 下改變不同 CESL 條件的電容對電壓特性比較圖........................................................................................34 圖 3-1-2 W/L=10μm/10μm NMOSFET 固定 SOI 厚度在 700Å 下改變不同 CESL 條件的電容對電壓特性比較圖........................................................................................34 圖 3-1-3 W/L=10μm/10μm NMOSFET 固定 SOI 厚度在 900Å 下改變不同 CESL 條件的電容對電壓特性比較圖........................................................................................35 圖 3-1-4 W/L=10μm/10μm NMOSFET 固定 CESL 條件在 Low Strain 380Å 下改變不同 SOI 厚度的電容對電壓特性比較圖 ...................................................................35 圖 3-1-5 W/L=10μm/10μm NMOSFET 固定 CESL 條件在 High Tensile 700Å 下改變不同 SOI 厚度的電容對電壓特性比較圖 ...............................................................36 圖 3-1-6 W/L=10μm/10μm NMOSFET 固定 CESL 條件在 High Compressive700Å 下改變不同 SOI 厚度的電容對電壓特性比較圖 .......................................................36 圖 3-1-7 W/L=10μm/10μm PMOSFET 固定 SOI 厚度在 500Å 下改變不同 CESL 條件的電容對電壓特性比較圖........................................................................................37 圖 3-1-8 W/L=10μm/10μm PMOSFET 固定 SOI 厚度在 700Å 下改變不同 CESL 條件的電容對電壓特性比較圖........................................................................................37 圖 3-1-9 W/L=10μm/10μm PMOSFET 固定 SOI 厚度在 900Å 下改變不同 CESL 條件的電容對電壓特性比較圖........................................................................................38 圖 3-1-10 W/L=10μm/10μm PMOSFET 固定 CESL 條件在 Low Strain 380Å 下改變不同 SOI 厚度的電容對電壓特性比較圖 ...................................................................38 圖 3-1-11 W/L=10μm/10μm PMOSFET 固定 CESL 條件在 High Tensile 700Å 下改變不同 SOI 厚度的電容對電壓特性比較圖 .............................................................39 圖 3-1-12 W/L=10μm/10μm PMOSFET 固定 CESL 條件在 High Compressive700Å 下改變不同 SOI 厚度的電容對電壓特性比較圖 .....................................................39 圖 3-2-1 NMOS 在 SOI=500Å 時之不同應變層元件 ID-VD 比較圖 .................................40 圖 3-2-2 NMOS 在 SOI=700Å 時之不同應變層元件 ID-VD 比較圖 .................................40 圖 3-2-3 NMOS 在 SOI=900Å 時之不同應變層元件 ID-VD 比較圖 .................................41 圖 3-2-4 NMOS 在 SOI=500Å 時之不同應變層元件 Gm-VG 比較圖................................41 vi.

(8) 圖 3-2-5 NMOS 在 SOI=700Å 時之不同應變層元件 Gm-VG 比較圖................................42 圖 3-2-6 NMOS 在 SOI=900Å 時之不同應變層元件 Gm-VG 比較圖................................42 圖 3-2-7 NMOS 在 SOI=500Å 時之不同應變層元件 ID-VG 比較圖 .................................43 圖 3-2-8 NMOS 在 SOI=700Å 時之不同應變層元件 ID-VG 比較圖 .................................43 圖 3-2-9 NMOS 在 SOI=900Å 時之不同應變層元件 ID-VG 比較圖 .................................44 圖 3-2-10 NMOS 在 SOI=500Å 時之不同應變層元件 IG-VG 比較圖 ...............................44 圖 3-2-11 NMOS 在 SOI=700Å 時之不同應變層元件 IG-VG 比較圖................................45 圖 3-2-12 NMOS 在 SOI=900Å 時之不同應變層元件 IG-VG 比較圖 ...............................45 圖 3-2-13 PMOS 在 SOI=500Å 時之不同應變層元件 ID-VD 比較圖 ................................46 圖 3-2-14 PMOS 在 SOI=700Å 時之不同應變層元件 ID-VD 比較圖 ................................46 圖 3-2-15 PMOS 在 SOI=900Å 時之不同應變層元件 ID-VD 比較圖 ................................47 圖 3-2-16 PMOS 在 SOI=500Å 時之不同應變層元件 Gm-VG 比較圖 ..............................47 圖 3-2-17 PMOS 在 SOI=700Å 時之不同應變層元件 Gm-VG 比較圖 ..............................48 圖 3-2-18 PMOS 在 SOI=900Å 時之不同應變層元件 Gm-VG 比較圖 ..............................48 圖 3-2-19 PMOS 在 SOI=500Å 時之不同應變層元件 ID-VG 比較圖 ................................49 圖 3-2-20 PMOS 在 SOI=700Å 時之不同應變層元件 ID-VG 比較圖 ................................49 圖 3-2-21 PMOS 在 SOI=900Å 時之不同應變層元件 ID-VG 比較圖 ................................50 圖 3-2-22 PMOS 在 SOI=500Å 時之不同應變層元件 IG-VG 比較圖 ................................50 圖 3-2-23 PMOS 在 SOI=700Å 時之不同應變層元件 IG-VG 比較圖 ................................51 圖 3-2-24 PMOS 在 SOI=900Å 時之不同應變層元件 IG-VG 比較圖 ................................51 圖 3-2-25 NMOS 在不同 SOI 厚度時之應變程度 ΔID (High Tensile - Low Strain)比較圖..............................................................................................................................52 圖 3-2-26 NMOS 在不同 SOI 厚度時之應變程度 ΔID% (High Tensile – Low Strain)比較圖..........................................................................................................................52 圖 3-2-27 NMOS 在不同 SOI 厚度時之應變程度 ΔGm (High Tensile - Low Strain)比較圖..........................................................................................................................53 圖 3-2-28 NMOS 在不同 SOI 厚度時之應變程度 ΔGm% (High Tensile - Low Strain)比較圖..........................................................................................................................53 圖 3-2-29 NMOS 固定 CESL 條件在 High Tensile 不同 SOI 厚度時之 ID-VG 比較圖 ....54 圖 3-2-30 NMOS 在不同 SOI 厚度所對應的 Low Strain 和 High Tensile 之 SS 比較圖 ...54 圖 3-2-31 PMOS 在不同 SOI 厚度時之應變程度 ΔID (High Compressive - Low Strain) 比較圖......................................................................................................................55 圖 3-2-32 PMOS 在不同 SOI 厚度時之應變程度 ΔID% (High Compressive – Low Strain)比較圖...........................................................................................................55 圖 3-2-33 PMOS 在不同 SOI 厚度時之應變程度 ΔGm (High Compressive – Low Strain)比較圖...........................................................................................................56 圖 3-2-34 PMOS 在不同 SOI 厚度時之應變程度 ΔGm% (High Compressive –Low Strain)比較圖...........................................................................................................56 vii.

(9) 圖 3-2-35 PMOS 固定 CESL 條件在 High Compressive 不同 SOI 厚度時之 ID-VG 比較圖..........................................................................................................................57 圖 4-2-1 電性逼迫和設定晶片溫度之流程圖.......................................................................58 圖 4-2-2 HC 電壓逼迫實驗設計示意圖 ...............................................................................59 圖 4-2-3 NBTI 電壓逼迫實驗設計示意圖.............................................................................59 圖 4-3-1-1 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下改變不同溫度條件的 ID-VD 比較圖....................................................60 圖 4-3-1-2 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 High Tensile 下改變不同溫度條件的 ID-VD 比較圖..................................................60 圖 4-3-1-3 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下改變不同溫度條件的 ID-VD 比較圖....................................................61 圖 4-3-1-4 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 High Tensile 下改變不同溫度條件的 ID-VD 比較圖..................................................61 圖 4-3-1-5 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下改變不同溫度條件的 ID-VD 比較圖....................................................62 圖 4-3-1-6 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 High Tensile 下改變不同溫度條件的 ID-VD 比較圖..................................................62 圖 4-3-1-7 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 500Å 下改變不同溫度條件的臨界電壓比較圖............................................................................................63 圖 4-3-1-8 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 700Å 下改變不同溫度條件的臨界電壓比較圖............................................................................................63 圖 4-3-1-9 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 900Å 下改變不同溫度條件的臨界電壓比較圖............................................................................................64 圖 4-3-1-10 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下改變不同溫度條件的 Gm-VG 比較圖 ................................................64 圖 4-3-1-11 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 High Tensile 下改變不同溫度條件的 Gm-VG 比較圖 ..............................................65 圖 4-3-1-12 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下改變不同溫度條件的 Gm-VG 比較圖 ................................................65 圖 4-3-1-13 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 High Tensile 下改變不同溫度條件的 Gm-VG 比較圖 ..............................................66 圖 4-3-1-14 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下改變不同溫度條件的 Gm-VG 比較圖 ................................................66 圖 4-3-1-15 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 High Tensile 下改變不同溫度條件的 Gm-VG 比較圖 ..............................................67 圖 4-3-1-16 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下改變不同溫度條件的 ID-VG 比較圖..................................................67. viii.

(10) 圖 4-3-1-17 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 High Tensile 下改變不同溫度條件的 ID-VG 比較圖................................................68 圖 4-3-1-18 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下改變不同溫度條件的 ID-VG 比較圖..................................................68 圖 4-3-1-19 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 High Tensile 下改變不同溫度條件的 ID-VG 比較圖................................................69 圖 4-3-1-20 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下改變不同溫度條件的 ID-VG 比較圖..................................................69 圖 4-3-1-21 W/L=10μm/90nm NMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 High Tensile 下改變不同溫度條件的 ID-VG 比較圖................................................70 圖 4-3-1-22 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下改變不同溫度條件的 ID-VD 比較圖..................................................70 圖 4-3-1-24 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 High Compressive 下改變不同溫度條件的 ID-VD 比較圖 ......................................71 圖 4-3-1-24 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下改變不同溫度條件的 ID-VD 比較圖..................................................71 圖 4-3-1-25 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 High Compressive 下改變不同溫度條件的 ID-VD 比較圖 ......................................72 圖 4-3-1-26 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下改變不同溫度條件的 ID-VD 比較圖..................................................72 圖 4-3-1-27 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 High Compressive 下改變不同溫度條件的 ID-VD 比較圖 ......................................73 圖 4-3-1-28 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 500Å 下改變不同溫度條件的臨界電壓比較圖..........................................................................................73 圖 4-3-1-29 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 700Å 下改變不同溫度條件的臨界電壓比較圖..........................................................................................74 圖 4-3-1-30 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 900Å 下改變不同溫度條件的臨界電壓比較圖..........................................................................................74 圖 4-3-1-31 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下改變不同溫度條件的 Gm-VG 比較圖 ................................................75 圖 4-3-1-32 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 High Compressive 下改變不同溫度條件的 Gm-VG 比較圖.....................................75 圖 4-3-1-33 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下改變不同溫度條件的 Gm-VG 比較圖 ................................................76 圖 4-3-1-34 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 High Compressive 下改變不同溫度條件的 Gm-VG 比較圖.....................................76 圖 4-3-1-35 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下改變不同溫度條件的 Gm-VG 比較圖 ................................................77 ix.

(11) 圖 4-3-1-36 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 High Compressive 下改變不同溫度條件的 Gm-VG 比較圖 ...........................77 圖 4-3-1-37 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下改變不同溫度條件的 ID-VG 比較圖 .........................................78 圖 4-3-1-38 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 High Compressive 下改變不同溫度條件的 ID-VG 比較圖 .............................78 圖 4-3-1-39 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下改變不同溫度條件的 ID-VG 比較圖 .........................................79 圖 4-3-1-40 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 High Compressive 下改變不同溫度條件的 ID-VG 比較圖 .............................79 圖 4-3-1-41 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下改變不同溫度條件的 ID-VG 比較圖 .........................................80 圖 4-3-1-42 W/L=10μm/90nm PMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 High Compressive 下改變不同溫度條件的 ID-VG 比較圖 .............................80 圖 4-3-2-1 室溫下 90nm NMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流對汲極電壓關係圖 .......................81 圖 4-3-2-2 室溫下 90nm NMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 High Tensile 下 stress 100 分鐘前後的汲極電流對汲極電壓關係圖 .....................81 圖 4-3-2-3 室溫下 90nm NMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流對汲極電壓關係圖 .......................82 圖 4-3-2-4 室溫下 90nm NMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 High Tensile 下 stress 100 分鐘前後的汲極電流對汲極電壓關係圖 .....................82 圖 4-3-2-5 室溫下 90nm NMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流對汲極電壓關係圖 .......................83 圖 4-3-2-6 室溫下 90nm NMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 High Tensile 下 stress 100 分鐘前後的汲極電流對汲極電壓關係圖 .....................83 圖 4-3-2-7 不同溫度下 90nm NMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流退化量百分比關係圖 ...................84 圖 4-3-2-8 不同溫度下 90nm NMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流退化量百分比關係圖 ...................84 圖 4-3-2-9 不同溫度下 90nm NMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流退化量百分比關係圖 ...................85 圖 4-3-2-10 室溫下 90nm NMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導對閘極電壓關係圖 .....................85 圖 4-3-2-11 室溫下 90nm NMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 High Tensile 下 stress 100 分鐘前後的轉換電導對閘極電壓關係圖 ...................86 圖 4-3-2-12 室溫下 90nm NMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導對閘極電壓關係圖 .....................86 x.

(12) 圖 4-3-2-13 室溫下 90nm NMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 High Tensile 下 stress 100 分鐘前後的轉換電導對閘極電壓關係圖................................87 圖 4-3-2-14 室溫下 90nm NMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導對閘極電壓關係圖................................87 圖 4-3-2-15 室溫下 90nm NMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 High Tensile 下 stress 100 分鐘前後的轉換電導對閘極電壓關係圖................................88 圖 4-3-2-16 不同溫度下 90nm NMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導退化量百分比關係圖 .................88 圖 4-3-2-17 不同溫度下 90nm NMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導退化量百分比關係圖 .................89 圖 4-3-2-18 不同溫度下 90nm NMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導退化量百分比關係圖 .................89 圖 4-3-2-19 不同 SOI 厚度下 90nm NMOSFET 固定 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流退化量百分比關係圖...............................................90 圖 4-3-2-20 不同 SOI 厚度下 90nm NMOSFET 固定 CESL 為 High Tensile 下 stress 100 分鐘前後的汲極電流退化量百分比關係圖...............................................90 圖 4-3-2-21 不同 SOI 厚度下 90nm NMOSFET 固定 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導退化量百分比關係圖...............................................91 圖 4-3-2-22 不同 SOI 厚度下 90nm NMOSFET 固定 CESL 為 High Tensile 下 stress 100 分鐘前後的轉換電導退化量百分比關係圖...............................................91 圖 4-3-2-23 不同 SOI 厚度下 90nm NMOSFET 固定 CESL 為 Low Strain 下 stress 100 分鐘前後的臨界電壓變化量百分比關係圖...............................................92 圖 4-3-2-24 不同 SOI 厚度下 90nm NMOSFET 固定 CESL 為 High Tensile 下 stress 100 分鐘前後的臨界電壓變化量百分比關係圖...............................................92 圖 4-3-3-1 室溫下 90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流對汲極電壓關係圖.......................................93 圖 4-3-3-2 室溫下 90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 High Compressive 下 stress 100 分鐘前後的汲極電流對汲極電壓關係圖............93 圖 4-3-3-3 室溫下 90nm PMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流對汲極電壓關係圖.......................................94 圖 4-3-3-4 室溫下 90nm PMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 High Compressive 下 stress 100 分鐘前後的汲極電流對汲極電壓關係圖............94 圖 4-3-3-5 室溫下 90nm PMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流對汲極電壓關係圖.......................................95 圖 4-3-3-6 室溫下 90nm PMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 High Compressive 下 stress 100 分鐘前後的汲極電流對汲極電壓關係圖............95 圖 4-3-3-7 不同溫度下 90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流退化量百分比關係圖 ...................96 xi.

(13) 圖 4-3-3-8 不同溫度下 90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流退化量百分比關係圖 ...................96 圖 4-3-3-9 不同溫度下 90nm PMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流退化量百分比關係圖 ...................97 圖 4-3-3-10 室溫下 90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導對閘極電壓關係圖 .....................97 圖 4-3-3-11 室溫下 90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 High Compressive 下 stress 100 分鐘前後的轉換電導對閘極電壓關係圖..........98 圖 4-3-3-12 室溫下 90nm PMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導對閘極電壓關係圖 .....................98 圖 4-3-3-13 室溫下 90nm PMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 High Compressive 下 stress 100 分鐘前後的轉換電導對閘極電壓關係圖..........99 圖 4-3-3-14 室溫下 90nm PMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導對閘極電壓關係圖 .....................99 圖 4-3-3-15 室溫下 90nm PMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 High Compressive 下 stress 100 分鐘前後的轉換電導對閘極電壓關係圖........100 圖 4-3-3-16 不同溫度下 90nm PMOSFET 固定 SOI 厚度在 500Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導退化量百分比關係圖 ...............100 圖 4-3-3-17 不同溫度下 90nm PMOSFET 固定 SOI 厚度在 700Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導退化量百分比關係圖 ...............101 圖 4-3-3-18 不同溫度下 90nm PMOSFET 固定 SOI 厚度在 900Å 和 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導退化量百分比關係圖 ...............101 圖 4-3-3-19 不同 SOI 厚度下 90nm PMOSFET 固定 CESL 為 Low Strain 下 stress 100 分鐘前後的汲極電流退化量百分比關係圖.............................................102 圖 4-3-3-20 不同 SOI 厚度下 90nm PMOSFET 固定 CESL 為 High Compressive 下 Stress 100 分鐘前後的汲極電流退化量百分比關係圖...............................102 圖 4-3-3-21 不同 SOI 厚度下 90nm PMOSFET 固定 CESL 為 Low Strain 下 stress 100 分鐘前後的轉換電導退化量百分比關係圖.............................................103 圖 4-3-3-22 不同 SOI 厚度下 90nm PMOSFET 固定 CESL 為 High Compressive 下 stress 100 分鐘前後的轉換電導退化量百分比關係圖...............................103 圖 4-3-3-23 不同 SOI 厚度下 90nm PMOSFET 固定 CESL 為 Low Strain 下 stress 100 分鐘前後的臨界電壓變化量百分比關係圖.............................................104 圖 4-3-3-24 不同 SOI 厚度下 90nm PMOSFET 固定 CESL 為 High Compressive 下 stress 100 分鐘前後的臨界電壓變化量百分比關係圖...............................104 圖 5-2-1 W/L=10μm/90nm NMOSFET 在不同 SOI 厚度時對元件缺陷造成影響的比較圖..........................................................................................................................105 圖 5-2-2 W/L=10μm/90nm PMOSFET 在不同 SOI 厚度時對元件缺陷造成影響的比較圖..........................................................................................................................105 xii.

(14) 圖 5-3-1-1 Charge Pumping 在聚積層與反轉層的示意圖..................................................106 圖 5-3-1-2 Charge Pumping 的示意圖..................................................................................106 圖 5-3-3-1 比較在不同 SOI 厚度下之 ICP 電流.................................................................107 圖 5-3-1-2 比較在不同 SOI 厚度下之界面缺陷 Nit ...........................................................107. 表目錄表 2-1 表 2-2. 單軸伸張、壓縮應變通道對 NMOS 與 PMOS 驅動電流的影響.........................29 元件分類表 ...............................................................................................................30. xiii.

(15) 第一章緒論. 1.1 研究背景與動機. 自 1947 年電晶體發明後，由於製程技術快速的發展與突破，使得半導體工業開始蓬勃發展，已成為現代科技產業的主流，其中又以金屬氧化層半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistors，MOSFETs)元件的用途最為廣泛。. 目前每個世代的半導體元件都是根據有名的摩爾定律(Moore’ s Law)進行微縮，在 1965 年時，Gordon Moore 預測晶片(chip)上的電晶體數目將隨時間以指數的方式增加，而電晶體的尺寸(size)也將隨著時間以指數的方式縮減。Moore 並指出，隨著電晶體密度(density)以指數的方式增加，將使得製造成本得以降低，在過去的幾十年來，摩爾定律也一直被視為半導體工業製程技術的藍圖(roadmap)[1]。. 目前半導體市場中，仍以矽材料為主流，這是因為半導體材料中的矽，成本較低、原料豐沛及好處理的特性，一直位居於半導體材料中的要角；隨科技發展，新的需求越來越多元化，工業界為求減少製造成本，除了不斷的擴大晶圓的面積外，並且微縮電機體的尺寸，以求能在相同的晶圓面積下有更大的積體電路密度。目前晶圓尺寸以從早期的 2 吋發展到至今的 12 吋，而元件尺寸也從 1965 年的 100 微米(um)逐漸微縮至今日的 45 奈米(nm)。面對奈米世代的來臨，元件微縮除了降低製造成本和增加電晶體積體電路密度之外，最主要還要提升元件的操作速度；但是現今半導體產業存在著兩大瓶頸，一是伴隨著元件尺寸縮小，其衍生而來的短通道效應(Short Channel Effect，SCE)，其二是傳統介電質(dielectric)二氧化矽氧化層厚度已趨近極限，難以藉著縮小氧化層厚度來提升驅動電流。. 1.

(16) 目前 MOSFET 的微縮大致上可分為定電壓(constant voltage)和定電場(constant field)[2]兩種。其中又以定電場微縮較為廣泛，當元件尺寸不斷微縮時，其操作電壓並不會完全依照微縮規範成比例下降，當元件進入深次微米時代後，較小元件的內部電場往往被迫增加，無法固定，但是這種現象仍是可以容忍的。另外在元件閘極介電層厚度微縮方面，傳統閘極介電層材料二氧化矽因微縮至 3nm 左右時，由於氧化層厚度過薄，閘極將受到直接穿遂(Direct-Tunneling)的影響使漏電流增加，因此元件的效能很難藉由縮減閘極氧化層來提升。根據國際半導體技術藍圖(International Technology Roadmap for Semiconductors，ITRS)的預測，在 2010 年時，元件的閘極尺寸可能微縮到 18nm。為了解決傳統二氧化矽超薄氧化層(Ultra Thinner Oxide Layer)微縮的問題，所以 ITRS 預言高介電常數(High Dielectric Constant，High – K)材料將被用來取代傳統的二氧化矽，成為 MOSFET 用來抑制閘極直接穿遂漏電流增加與繼續微縮元件的介電材料[3~4]。. 雖然高介電常數可有效的抑制閘極漏電流，但經過許多學者多年的研究，仍然有許多關鍵的問題存在。這些問題包括： (1) 電荷捕捉與散逸(Charge Trapping and Detrapping)：對於電荷捕捉方面，元件受到偏壓、時間及溫度等參數的影響，使得電荷被捕捉於高介電常數材料本體內以及介面處，導致元件在電性上產生磁滯效應(Hysteresis Effect)[5]。 (2) 具有較高的介面陷阱密度(Interface Trap Density)：由於大部分高介電常數材料是過度金屬(Transition Metal)氧化物，使得高介電常數與矽的介面特性不佳，容易形成較多的介面陷阱密度[6]。 (3) 較低的載子遷移率(Mobility，μ)：對於通道載子遷移率，高介電常數薄膜與矽介面比二氧化矽與矽介面有更多的退化。原因包括有更嚴重的庫倫散射(Coulomb Scattering)、界面的不平整(Surface Roughness)以及聲子散射(Phonon Scattering)等影響[7]。 (4) 介電層可靠度問題：研究指出當介電層厚度小於 3.5nm 時，對於 P 型金屬氧化層半導體電晶體而言，元件特性退化以及生命週期的限制，將受到負偏壓溫度不穩定性 2.

(17) (Negative Bias Temperature Instability，NBTI)的影響[8]。. 因此，有許多學者正研究著如何解決這兩者之間存在的問題，然而在保有元件結構與不增加半導體製程的情況下，選擇以材料特性上的應變作用(Strain Effect)以改善元件驅動電流的方式備受矚目，這是因為應變矽只需改變矽基材，製程上與 CMOS 相容，是一種不需要改變製程就能大幅提升元件特性的方法。本篇論文所研究探討的應變方式為利用閘極上方的接觸蝕刻停止層(Contact Etch Stop Layer，CESL)來造成通道產生應力，藉此提升載子遷移率的技術；此外，我們也針對不同絕緣層上矽(Silicon On Insulator，SOI)厚度的條件下，對於 CESL 製程影響元件的特性也有明顯的變化。. 1.2 應變技術之研究. 在現今的半導體產業中，半導體元件尺寸不斷的微縮，但由於物件實體的障礙，以及經濟成本的考量，可能使晶片無法做到更小，或者在相同面積的晶圓中放入更多的電晶體，一些創新的技術已被用來解決這些問題。應變工程(Strain Engineering)由於能夠提升比較大的通道載子遷移率，因此也被廣泛的相信它將是下一技術節點的關鍵。一般來說應變矽的分類可以從作用面積大小來區分為局部性應變(Local Strain)又稱為單軸應變(Uniaxial-Strain)與全面性應變(Global Strain)又稱為雙軸應變(Biaxial-Strain)，其中施加的應力(Stress)種類又可分為伸張應變(Tensile Stain)和壓縮應變(Compressive Strain)。若只考慮 IC 製造的前段製程，應變方式主要可分為基板應變(Substrate Strain)和製程應變(Process-Induced Strain)。. 雙軸應變(基板應變)方式是由材料上自然晶格常數(Lattice)的差異來產生應變，如比較矽與矽鍺的自然晶格常數，矽鍺因鍺加入而有較大的值，當磊晶一層矽在矽鍺基板上，磊晶機制強迫矽層在基板平面的方向與矽鍺基板具有相同的晶格常數，因此磊晶後. 3.

(18) 的矽層的晶格常數大於原來值，形成一伸張應變於矽層內。而伸張應變矽應力的大小主要由矽層厚度或基板鍺含量決定，因元件製於同一基板上，不同的通道位置具相同的應力大小，故稱為全面應變或雙軸應變，如應變矽於矽鍺基板(Relaxed SiGe)、絕緣層上矽鍺(SiGe-On-Insulator，SGOI)、或是絕緣層上應變矽(Strained-Si-On-Insulator，SSOI) 等等都是屬於常見的全面性應變矽。另外單軸應變(製程應變)的原理是利用某些製成步驟，例如淺溝槽絕緣(Shallow Trench Isolation，STI)、矽化反應(Silicidation)，接觸蝕刻停止層(Contact Etch Stop Layer，CESL)、或是矽鍺源汲極(SiGe SD)等製程相關的結構，運用其存在之應力施加於元件以形成應變通道。不同於雙軸應變(基板應變)的全面性應變，單軸應變(製程應變)屬於局部性應變，也就是通道上不同的位置其應變大小不同，同時也與元件結構參數如通道長度與寬度有密切的關連性[9 ~ 11]。. 4.

(19) 1.3 論文架構本論文之研究目的在於探討不同 SOI 厚度的元件特性；另外，我們也採用不同應力大小的接觸蝕刻停止層，進一步的討論接觸蝕刻停止層對於金氧半場效應電晶體的影響。對於不同條件的比較和實驗結果可分為以下幾個章節來探討。. 第二章所探討的是針對本論文所分析的電晶體之元件製程，包含絕緣層上矽 (SOI)、金屬閘極(Metal Gate)、接觸蝕刻停止層(CESL)等等；另外也會對測量電晶體之機台簡單介紹。. 第三章主要是針對基本電性量測探討：(1)在不同應力之接觸蝕刻停止層的條件下，其對金氧半場效應電晶體電性的影響程度；(2)在不同 SOI 厚度的條件下，對於接觸蝕刻停止層之製程影響元件特性的變化是否有所差異。. 第四章則是探討元件的可靠度問題之比較，我們分別對 NMOSFET 做(1)熱載子注入效應(Hot-Carrier Injection Effect，HCIE)；對 PMOSFET 做(2)負偏壓溫度不穩定性 (Negative Bias Instability，NBTI)以及對 N、PMOSFET 的(3)溫度效應(Thermal Effect)。此外，我們也對氧化層內的缺陷(Oxide Defect)或是在矽層(Tsi)與前端氧化層 (Front-Oxide)之界面造成界面陷阱(Interface Defect)，因此我們也對元件做(4)低頻 1/f 雜訊(Low Frequency Flicker Noise)的量測方式探討。. 在第五章的部份，我們將上述所提到的主題做總結，藉此了解 SOI 厚度和應變矽對於元件所造成的影響。. 5.

(20) 第二章元件製成與量測設計. 2.1 元件製成. 近年來，元件尺寸不斷的微縮以提升金氧半場效應電晶體特性(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)的表現方式似乎遭遇到微影製程技術瓶頸、昂貴成本等因素，人們開始尋求其他方法，其中材料特性上的應變作用(Strain Effect) 備受矚目。本論文我們主要探討具有多項先進製程技術的 CMOSFET 元件做量測，其中包含絕緣層上矽(SOI)、淺溝槽隔離(Shallow Trench Isolation，STI)、金屬閘極(Metal Gate)、接觸蝕刻停止層(Contact Etch Stop Layer，CESL)等技術。. 2.1.1 絕緣層上矽(Silicon On Insulator，SOI). 由 IBM 研發成功，主要在矽晶片上添加氧化物絕緣層，避免電氣效應，以降低電源的消耗，加快元件的處理速度，並可應用在低電源消耗上的設備上；最初 SOI 結構的發展是希望能應用於太空中，降低太空中高能量輻射線對元件特性的影響，但是 SOI 結構的特殊優點，使得在傳統 Bulk-Si 元件面臨瓶頸時，更有了發揮的作用。. SOI 的發展原因，在於傳統的矽製程中，晶圓的厚度往往高達數微米，而且其中 99%以上是對元件操作沒有幫助的，反而製造多餘的寄生效應，所以才會有 SOI 技術的發展。因為 SOI 多了一埋層氧化層(Buried Oxide，BOX)，元件之間彼此的間距可以經由去除 N 或 P 井而縮短元件間隔寬度，使得 SOI 元件的製造面積可以更小，線路可以更密集，同時因 BOX 的絕緣效果，減少 P-N 基板與井之間接面的面積，因此減少了接面寄生電容。換句話說，在使用 SOI 技術的晶片上，同樣的製程技術，我們可以得到 6.

(21) 比以往 Bulk-Si 製程密度更高，且速度更快的電路[12]。. 因為傳統 Bulk-Si 製程在深次微米元件的細微加工技術上日益困難與 SOI 技術不斷的增進，加上現今行動通訊市場的需求，SOI 元件之製程技術已可被實現在 VLSI 矽製程上，因此只要在設計上沒有問題，SOI 電晶體將有機會成為未來半導體元件的主流之一[13]。. 在 SOI 晶圓製作方面，根據不同的需要，業界也發展出許多種不同的製作 SOI 晶圓的發法，目前較常見的有 SIMOX(Separation By Implanted Oxygen)、BESOI(Bonding & Etchback)與 Unibond 法，也稱為 Smart-Cut 法等三種。. 我們所採用的晶片是使用 Smart-Cut 方法製程，它是由 BESOI 所衍生出來的方法，一樣需要使用到兩片晶片，先在一片頂端長好二氧化矽的晶片，利用離子佈植方法植入氫離子，再與另一片晶片做結合(Bonding)，然後進行 400~600 度的熱退火製程，先前植入的氫離子因熱產生氣泡使晶片自然斷裂，最後再使用化學機械研磨(Chemical Mechanical Polishing，CMP)的方式進行表面平整的工作使表面平整即可完成。而斷開後的矽晶片仍然可以繼續使用，是相當經濟且品質佳的方式，也由於缺陷少，少數載子的生命週期約可達到 SIMOX 的 10 倍。. 2.1.2 金屬閘極(Metal Gate). 傳統 MOSFET 的閘極材料絕大多數是多晶矽，而且多晶矽 (Poly-Silicon) / 非晶矽 (SiO2) / 單晶矽 (Si 基板) 之介面問題已經被研究透徹，製程也較好掌握，因此數十年來，MOSFET 的閘極材料大多是以多晶矽/非晶矽為主，直到二氧化矽因厚度不斷的微縮導致閘極漏電流太大與空乏(Poly-Depletion)現象，必須改由高介電常數絕緣層取代 7.

(22) 時，人們開始同時思考替換多晶矽閘極材料的問題，因此有了金屬閘極(Metal Gate)的產生。由於金屬閘極除了可以同時解決多晶矽所面臨的空乏現象與阻值過大等問題，金屬矽化閘極還具有理想的遷移率、較低的閘極漏電流、高轉導值(Trans-Conductor，Gm) 及可調整臨限電壓(Threshold Voltage，Vt)，而且又能夠耐受高溫製程。. 由於互補式金氧半場效應電晶體元件的 NMOS 與 PMOS 需要各自調整到適合的功函數，所以必須要使用到兩種不同功函數的金屬材料，一種使用在 NMOS 上，另一種則使用在 PMOS 上。然而這樣的需求將會造成製程步驟的增加，同時也將會提高元件製程的複雜度與成本；在本實驗中，我們採用了鎳(Nickel)金屬來匹配 NMOS 與 PMOS 所需要的功函數，並對閘極進行金屬化製程，使得閘極成為 Ni-FUSI Gate，同時運用在 N、PMOSFET 元件上。這種將多晶矽完全的合金化的方法稱之為 FUSI(Fully-Silicide Polysilicon Gate)製程[13~15]。. 2.1.3 淺溝槽隔離(Shallow Trench Isolation，STI). 現今不管邏輯元件或記憶體應用領域上，因為傳統的局部氧化隔離技術存在鳥嘴效應，所以改用淺溝槽隔離技術(Shallow Trench Isolation，STI)來降低元件的尺寸。因為淺溝槽隔離技術在半導體晶圓製程技術上將會是一項趨勢，因此晶圓廠現今積極研發改善淺溝槽隔離技術以提升半導體晶圓生產製程技術之可靠度及元件特性問題。近年來，淺溝槽隔離技術已經被發表應用並已成熟量產於晶圓製程。在 250nm 以下的電路製作多已被淺溝槽隔離技術所取代[13、16]。. 8.

(23) 2.1.4 接觸蝕刻停止層(Contact Etch Stop Layer，CESL). 應變矽種類大致上可分為兩種；一種為全面應變矽(Global Strain)，這是運用材料上晶格常數的差異來產生應變，這種應變技術因元件製作於同一基板上，不同的通道位置應力大小均相同，且應變力存在於基板表面平行及垂直兩個方向，故也稱之為雙軸應變 (Biaxial-Strain)。另一種則為局部應變矽(Local Strain)，近年來許多的研究都是運用氮化矽層(SiN)所引起的應變矽通道，影響元件的特性。一般來說，沉積氮化矽的方式有兩種，若要使氮化矽層具有擴張應變的效果，則使用高溫熱成長化學氣相沉積(Chemical Vapor Deposition，CVD)氮化矽層；若要使氮化矽層具有壓縮應變的效果，則採用電漿增強式化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)氮化矽層來完成。單軸伸張、壓縮應變通道對 NMOS、PMOS 驅動電流的影響如表 2-1。. 本篇論文所使用的元件，結合了上述幾項先進製程，有效提升 CMOS 元件的效能，元件結構如圖 2-1-1；在此我們擁有九種不同條件的試片，三種不同 SOI 厚度的條件，分別為 500A、700A、900A，另外還有三種不同應力的條件，分別為傳統的 SiN 380A、高伸張應力條件(High Tensile 700A)、高壓縮應力條件(High Compressive 700A)，如表 2-2。. 2.2 量測設計. 我們的實驗使用到的硬體方面有八吋的探針座(DC Probe Station)，如圖 2-2-1、半導體參數分析儀(HP-4156B)，如圖 2-2-2、電感電容電阻阻抗分析儀(LCR-Analyzer， HP-4284A)，如圖 2-2-3、低漏電流矩陣式交換器(HP-E5250A)，如圖 2-2-4；而軟體的部份則是使用安捷倫公司(Agilent)所提供的 ICS(Interactive Characterization Software)軟 9.

(24) 體，如圖 2-2-5。. 我們利用 HP-4156B 半導體參數分析儀 I-V 量測，利用 HP4284A 阻抗分析儀進行 C-V 量測，從量測中萃取出的半導體元件之各項電性參數如臨界電壓、次臨界擺幅、轉導電導、氧化層厚度…...等；以下將分別針對這些量測方法做一簡單的說明。. 2.2.1 電容-電壓特性分析(C-V). 在全金屬矽化物閘極 CMOSFET 的氧化層特性是利用 HP-4284A 阻抗分析儀在頻率 100KHz 的條件下所量測獲得的。所有的 C-V Curve 均是將元件操作在聚積區 (Accumulation)在到反轉區(Inversion)，量測元件的尺寸為 W/L = 10μm / 10μm，其目的在於量測氧化層等效厚度(Tox)等參數。. 2.2.2 ID-VD 特性曲線. ID-VD 量測是使用 Agilent HP-4156B 半導體參數分析儀。將元件的源極端(Source) 和基極端(Body)同時接地( VS = VB = 0V )，由汲極電流 ID 和汲極電壓 VD 構成所謂的輸出特性(Output Characteristics)曲線。本實驗之 IDVD 量測設定如下：閘極電壓為 Step(從 0V ~ 1.2V，每 0.6V 為一個 Step)，汲極電壓為 Sweep(從 0V ~1.2V)；此輸出特性曲線可以分為截止區(Cut-Off Region)、線性區(Linear Region)及飽和區(Saturation Region)等三個區域，如圖 2-2-6。. 10.

(25) 2.2.3 ID-VG 特性曲線. ID-VG 量測也是使用 Agilent HP-4156B 半導體參數分析儀。同樣也是將元件源極端與基極端同時接地( VS = VB = 0V )，並將元件操作在線性區( VDS = 0.05V )，量測其閘極電壓對汲極電流的關係，進而萃取出臨界電壓(VT)與轉移電導(Gm)，如圖 2-2-7。. 11.

(26) 第三章元件基本電性量測結果與分析. 3.1 C-V 量測結果與電性分析. 首先我們選擇固定 SOI 厚度(SOI=500Å、700Å、900Å)的條件下，改變不同 CESL 層的條件(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)做了三組的比較，之後再選擇固定 CESL 層(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)的條件下，改變 SOI 厚度的條件(SOI=500Å、700Å、900Å)做了三組的比較；用以觀察在相同 SOI 厚度而具有不同 CESL 層條件下，以及相同 CESL 層而具有不同 SOI 厚度的條件下，是否會因製程的影響而導致元件特性有所差異。. 我們採用的元件尺寸固定在 W/L = 10μm/10μm，利用先前所提到的量測電容-電壓 (C-V)特性分析的方式，觀察其電容對電壓的特性是否有所改變。圖 3.1.1 ~ 3.1.3 為 NMOS 元件分別固定在 SOI 厚度 500、700、900Å 時，改變不同 CESL 應力層條件(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)所量測得到的電容對電壓特性曲線，由此我們看出元件在 W/L = 10μm/10μm 和相同 SOI 厚度的條件，不同的 CESL 應力層並不會對元件造成明顯的影響；如臨界電壓的漂移(VT Shift)以及經由全金屬矽化閘極的製程後也不會造成閘極空乏(Poly-Depletion)導致電容值下降等現象發生。圖 3.1.4 ~ 3.1.6 為 NMOS 元件分別固定 CESL 應力層(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)，改變不同 SOI 厚度(SOI = 500、700、900Å)所量測得到的電容對電壓特性曲線，由此我們也可以看出 C-V 特性曲線並不會因為不同的 SOI 厚度而造成明顯的影響。圖 3.1.7 ~ 3.1.9 為 PMOS 元件分別固定在 SOI 厚度 500、700、900Å 時，改變不同 CESL 應力層條件(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å) 所量測得到的電容對電壓特性曲線；相同的，由此我們也可看出不同 CESL 應力層，在. 12.

(27) PMOS 的情況下也不明顯。圖 3.1.10 ~ 3.1.12 為 PMOS 元件分別固定 CESL 應力層，改變不同 SOI 厚度條件所量測得到的電容對電壓特性曲線，其結果也是相同。由上述圖 3.1.1 ~ 3.1.12，我們可以得知，無論是在 SOI 厚度或是 CESL 應力層條件的不同，對 NMOS 或 PMOS 的 C-V 特性影響並不明顯，另外也可以經由式(1)計算出氧化層的厚度。. d = ε 0ε r / C. ............................................... (1). 3.2 I-V 量測結果與電性分析. 由於在 W/L = 10μm / 10μm 的元件尺寸所受到的應力影響並不明顯，因此我們將採用尺寸較小的元件 W/L = 10μm / 90nm 來探討其基本電性。本章主題在於討論不同應力之接觸蝕刻停止層的條件下以及在不同 SOI 厚度的條件下，對於元件電性的影響程度。. 3.2.1 CESL Effect. 圖 3-2-1~圖 3-2-3 為 NMOS 在不同應變層元件之 ID-VD 比較圖，由圖中我們可以很明顯的發現到，運用高伸張應變技術的確能有效提升元件的驅動電流；同樣在元件的轉移電導能力也有所提升，如圖 3-2-4~圖 3-2-6。而在圖 3-2-7~圖 3-2-12 中，我們可以觀察到高伸張應變的元件有較高的閘極引致汲極漏電(Gate Induced Drain Leakage， GIDL)的效應與閘極漏電流較高，其主要的原因是因為高伸張應力元件對通道及 Si/SiO2 界面造成缺陷，導致元件的漏電流較高。. 在 PMOS 元件方面也和 NMOS 元件有著類似的情形，高壓縮應變元件對於提升元件的驅動電流以及轉移電導都能有所幫助，如圖 3-2-13~圖 3-2-18；但在元件漏電流的部份，我們可以觀察到 GIDL 和閘極漏電流差異並不明顯，其中主要的原因是我們所使 13.

(28) 用的低應力應變矽元件是屬於傳統的 SiN 低伸張(Low Tensile)應變而並不是低壓縮(Low Compressive)應變，因此我們認為雖然高壓縮應力機制會因為應力增加而對元件造成缺陷，但是對於 PMOS 元件而言，低伸張應力不僅無法有效的提升效能，反而還會造成元件的退化，如圖 3-2-19~圖 3-2-24。. 3.2.2 SOI Effect. 相同的，我們也探討不同 SOI 厚度的條件下，N、PMOS 的基本電性是否有明顯的變化；圖 3-2-25~圖 3-2-28 為 NMOS 在不同的 SOI 厚度條件下的應變程度(High Tensile – Low Strain)，由圖中我們可以發現到 SOI 厚度等於 500Å 的時候，其 ΔID 和 ΔGm 都比 SOI 厚度等於 700Å 和 900Å 的時候大很多，其主要的原因是在相同的應變條件下，對於比較薄的 SOI 厚度會感到比較敏感，所以當 SOI 厚度等於 500Å 時，相對承受的應力會比較大；另外在次臨界擺幅(Subthreshold Slope)的部份，我們也有針對不同的 SOI 厚度做探討，如圖 3-2-29、圖 3-2-30，從圖中我們可以看出在低應力(Low Strain)的時候，比較薄的 SOI 擁有較好的次臨界擺幅，這是因為較薄的 SOI 厚度擁有較佳的選擇性；但相對在高伸張應力(High Tensile)的時候，對於比較薄的 SOI 厚度，所造成的缺陷反而比較明顯，所以在高伸張應力的情況下反而是 SOI 等於 500Å 有較差的次臨界擺幅。. 而在 PMOS 元件方面也和 NMOS 的情況類似，圖 3-2-31~圖 3-2-34 為 PMOS 在不同的 SOI 厚度條件下的應變程度(High Compressive – Low Strain)，從圖中我們也可以發現到和 NMOS 一樣的情況， SOI 厚度等於 500Å 的時候，其 ΔID 和 ΔGm 都比 SOI 厚度等於 700Å 和 900Å 的時候大；另外在不同 SOI 厚度的條件下，次臨界擺幅的部份則沒有太大的差異。. 14.

(29) 第四章元件可靠度量測結果與分析. 隨著半導體技術不斷的演進，半導體元件尺寸不斷的微縮、運作速度也斷的加快，元件的可靠度更是扮演著重要的角色。基於以往對元件可靠度的分析，本研究將可靠度分析延伸到不同 SOI 厚度以及具有高、低應力應變元件上，並針對 N-/P-MOSFET 進行溫度、熱載子效應(Hot Carrier Effect)、負偏壓溫度不穩定性(Negative Bias Temperature Instability)等可靠度的探討；另外我們也探討元件在不同 SOI 厚度以及不同 CESL 應變層的缺陷(Defect)情形。. 4.1 元件退化機制. 元件特性的退化主要是由缺陷產生所造成的，而造成缺陷的原因除了材料本身製作時所產生的，另外還有電子以及電洞的注入所引起，由於這兩種載子的注入所造成的電子捕捉陷阱、電洞捕捉陷阱以及界面缺陷，使得元件產生退化的情形，導致元件有不同的電性表現。界面陷阱的產生需要電子與電洞同時作用形成，電洞先注入氧化層處，電子隨後注入中和電洞，造成缺陷轉移到氧化層與矽基板界面處，產生 interface states。另外一種缺陷是由衝擊離子化(Impact Ionization)所造成的，這種現象發生在橫向電場夠強的時候，橫向電場賦予電子足夠的能量時(超過 1.4eV)，電子則會在接近電場強度較大的汲極處撞擊出電子電洞對，這些擁有高能量的載子被通稱為熱載子，一但被撞擊出的電子被閘極或汲極的正電壓所吸引後，將會成為閘極電流或是汲極電流的一部份，而電洞則會被基板所吸收，成為基板電流的主要來源。. 有關於負偏壓溫度不穩定性現象在金屬氧化層半導體元件發展之時已被發現。所謂負偏壓溫度不穩定性主要是針對 PMOSFET 元件閘極施加負偏壓，其餘各電極皆接地，. 15.

(30) 在高溫環境下造成界面缺陷和固定氧化層電荷(Fixed Oxide Charge)將隨著時間而增加，使元件電性發生退化的情形。例如：汲極電流和轉換電導(Transconductance)的下降以及臨界電壓(Threshold Voltage)的上升，這些都將影響到元件操作的穩定性和生命週期。又由於負偏壓溫度不穩定性所造成的退化程度將隨著金屬氧化層半導體場效電晶體的特徵尺寸下降而增加，因此元件的生命週期(Lifetime)將由負偏壓溫度不穩定性來主宰。. 4.2 可靠度實驗設計. 本論文中，我們對元件所進行的退化機制有三種形式：(1)元件對於溫度所造成的效應(Thermal Effect)；(2)元件作用在閘極與汲極同時給予高電場進行電性逼迫下引致熱載子效應(Hot-Carrier Effect)；(3)元件僅針對閘極給予高電場進行電性逼迫之負偏壓溫度不穩定性(Negative Bias Temperature Instability，NBTI)。. 圖 4-2-1 為本實驗電性逼迫和設定晶片溫度之流程圖；圖 4-2-2 為 NMOS 元件閘極與汲極同時給予正偏壓進行熱載子可靠度量測的示意圖；另外，我們也對 PMOS 元件閘極端給予負偏壓條件並在不同的溫度環境下進行負偏壓溫度不穩定性可靠度量測，見圖 4-2-3。. 16.

(31) 4.3 實驗結果分析. 4.3.1 溫度效應(Thermal Effect)實驗結果. 圖 4-3-1-1~圖 4-3-1-6 為 NMOS 在不同的溫度條件下之 ID-VD 比較圖，圖 4-3-1-7~ 圖 4-3-1-9 為 NMOS 在不同的溫度條件下之臨界電壓比較圖，圖 4-3-1-10~圖 4-3-1-15 為 NMOS 在不同的溫度條件下之轉移電導能力(Mobility)比較圖，圖 4-3-1-16~圖 4-3-1-21 為 NMOS 在不同溫度的條件下之次臨界擺幅(Subthreshold Swing)，由上面幾張圖我們可以看出當溫度越高時，元件退化的情形就更為嚴重，主要原因是當半導體中的原子在高於絕對零度時會具有一定大小的熱能，使得原子會在相對晶格作隨機振動，這種晶格振動會導致完美週期位能函數的瓦解，稱之為晶格散射或是聲子散射(Phonon Scattering)。相同的原理在 PMOS 也是一樣的情況，見圖 4-3-1-22~圖 4-3-1-42。. 4.3.2 Hot-Carrier Effect 實驗結果. 從文獻中我們得知短通道元件其熱載子退化最嚴重的情況是發生在閘極電壓(Vg) 等於汲極電壓(Vd)時 [17~20]，因此我們將 Hot-Carrier Stress 的條件設在閘極電壓等於汲極電壓等於臨界電壓加一伏特電壓(VG = VD= VTH + 1V)進行電性壓迫，見圖 4-2-2。. 圖 4-3-2-1~圖 4-3-2-6 為 NMOSFET 在不同的 SOI 厚度和不同的 CESL 應力層的條件下在閘極與汲極電壓操作在臨界電壓+1V 進行 100 分鐘的電性壓迫之關係圖；圖 4-3-2-7~圖 4-3-2-9 為在不同的溫度環境下在閘極與汲極電壓操作在臨界電壓+1V 進行 100 分鐘的電性壓迫之關係圖。在經過 100 分鐘的電性壓迫後，元件的汲極飽和電流明 17.

(32) 顯的產生退化的情形，此外我們可以發現到在線性區的汲極電流也有些微的改變，這是因為 stress 後 interface states 的增加導致載子遷移率降低而引起串聯電阻升高所致；而同樣退化的情形在圖 4-3-2-10~圖 4-3-2-18 所表示的轉換電導也可以觀察出，而轉換電導(Gm)峰值的代表意義是汲極電流對閘極電壓(ID-VG)圖形中臨界區的最大斜率，這個值的下降也代表著次臨界區的最大斜率(Subthreshold Swing)降低，同時也能反應出元件遷移率(Mobility)的降低，這是因為界面狀態產生所造成的；另外比較值得提出探討的地方是在不同 SOI 厚度的條件下其退化程度的差異，圖 4-3-2-19 是在固定 CESL 為 Low Strain 的條件下，觀察不同 SOI 厚度其汲極電流退化的關係；圖 4-3-2-20 是在固定 CESL 為 High Tensile 的條件下，觀察不同 SOI 厚度其汲極電流退化的關係；從上面兩張圖可以發現無論 CESL 是 Low Strain 或是 High Tensile，其汲極電流的退化程度都是 900Å 大於 700Å 大於 500Å，我們認為這是因為在 SOI 等於 900Å 的情況下其 Defect 的情形最為嚴重，所以在退化的程度也最為明顯，相同的情況在轉換電導也是一樣，見圖 4-3-2-21~ 圖 4-3-2-22；而在臨界電壓的表現上也是如此，在 SOI 等於 900Å 有較大缺陷，所以我們認為是 interface states 的增加與電荷注入氧化層造成氧化層缺陷的結果，stress 後因為熱載子效應所造成的 interface states 與電子注入的緣故使得需要再額外增加閘極電壓來補償這些缺陷與抵補電子，導致臨界電壓的增加，所以造成臨界電壓變化量較大，見圖 4-3-2-23~圖 4-3-2-24。. 4.3.3 NBTI 實驗結果. 關於負偏壓溫度不穩定性的機制，在 1995 年時由學者 Ogawa 以電化學式子來描述元件在負偏壓溫度逼迫下所發生的機制[21]，此後逐漸形成了所謂的矽表面之斷鍵反應 -氫粒子漂移模型(Reaction-Diffusion Model，R-D Model)，其反應機制及方程式如式子 (2)[22]：. Si = Si − H + h + → Si ≡ Si • + h + + H → Si ≡ Si + − H 18. .................. (2).

(33) 其中 Si≡Si 為矽原子於週邊其他共價鍵結構，Si-H 為矽於界面上與氫所形成共價鍵結 •. 構，當有電洞 h+及電場與溫度之能量出現後，h+打斷 Si-H 結構，造成 Si 之矽懸鍵 (Dangling Bond)，即為界面陷阱並隨之與 h+結合，造成界面的陷入電荷，而 H 則藉由漂移離開界面。. 負偏壓溫度不穩定性的量測方式我們可以參照圖 4-2-3，閘極端給予負偏壓條件，在室溫下以及不同的溫度環境下進行可靠度量測。圖 4-3-3-1~圖 4-3-3-6 為 PMOSFET 在不同的 SOI 厚度和不同的 CESL 應力層的條件下在閘極電壓操作在臨界電壓-1.8V 進行 100 分鐘的電性壓迫之關係圖；圖 4-3-3-7~圖 4-3-3-9 為在不同的溫度環境下在閘極電壓操作在臨界電壓-1.8V 進行 100 分鐘的電性壓迫之關係圖。圖 4-3-3-10~圖 4-3-3-15 為轉換電導在不同的 SOI 厚度和不同的 CESL 應力層的條件下在閘極電壓操作在臨界電壓-1.8V 進行 100 分鐘的電性壓迫之關係圖；圖 4-3-3-16~圖 4-3-3-18 則為轉換電導在不同的溫度環境下在閘極電壓操作在臨界電壓-1.8V 進行 100 分鐘的電性壓迫之關係圖。由上述的圖中我們可以得知界面陷阱的造成的確是影響到元件的退化，因為界面陷阱數量的變化量增多也進而導致驅動電流(ID)和轉換電導(Gm)隨之退化增多；此外我們也針對在不同 SOI 厚度的條件下其退化程度的差異來做探討，圖 4-3-3-19 是在固定 CESL 為 Low Strain 的條件下，觀察不同 SOI 厚度其汲極電流退化的關係；圖 4-3-3-20 是在固定 CESL 為 High Compressive 的條件下，觀察不同 SOI 厚度其汲極電流退化的關係；從上面兩張圖可以發現無論 CESL 是 Low Strain 或是 High Compressive，其汲極電流的退化程度也都是 900Å 大於 700Å 大於 500Å，相同的情況在轉換電導也是一樣，見圖 4-3-3-21~圖 4-3-3-22；而在臨界電壓的表現上也是如此，在 SOI 等於 900Å 有較大缺陷，所以我們認為是界面陷阱的增加造成臨界電壓變化量較大，見圖 4-3-3-23~圖 4-3-3-24。. 19.

(34) 第五章氧化層缺陷量測結果與分析. 在先前第三章所描述的元件基本特性方面，我們可以得知在高應力的應變作用下，的確是可以對元件的效能做有效的提升，而且可以發現到無論是在驅動電流(ID)和轉換電導(Gm)都是 SOI 厚度在 900Å 時大於 700Å 和 500Å；另外在先前第四章所提到的元件可靠度上，其元件的退化程度也是 SOI 厚度在 900Å 的時候最為嚴重。因此，我們採用了兩種量測方式來探討在不同的 SOI 厚度下，元件所產生缺陷的情形。. 用來檢測電晶體(Transistor)氧化層陷阱電荷密度(Density of Oxide Trapped Charge) 與界面陷阱電荷密度(Density of Interface Traps)目前最常見的方式有：電荷幫浦(Charge Pumping)與 1/f 雜訊(Flicker Noise)[23~25]。. 5.1 雜訊的形成. 舉凡所有不希望接收到的訊號都可以稱作〝雜訊〞，雜訊的形成一般與元件結構內流動的載子及載子行進路徑的材料界面有關，依照物理機制的不同，可以歸納為以下四大類： (1) 載子熱運動與材料的晶格鍵結碰撞後所造成的擾動。 (2) 載子濃度高低造成的擴散效應所造成的擾動。 (3) 通過不同材料或界面所造成的擾動。 (4) 材料或界面本身的缺陷捕捉或釋放載子時所造成的擾動。. 依照上述四類的產生機制，我們可將雜訊分類為：(1)熱雜訊 (Thermal Noise)、(2) 散射雜訊 (Shot Noise)、(3)產生-複合雜訊 (Generation-Recombination Noise)、(4)1/f 雜. 20.

(35) 訊 (Flicker Noise)[26、27]。. 5.1.1 熱雜訊(Thermal Noise). 熱雜訊廣泛的存在於電阻性元件中，由本質上來看是無法徹底消除的，同時它也代表著電阻性元件的最小雜訊。在任何處於絕對零度以上的傳導介質裡，電荷載子都會有一隨機振動的熱運動，這種無規則運動的電荷載子在半導體內行進時會碰撞到晶格缺陷、殘留的離子或鍵結邊界，此時微量的能量轉移造成了電流或電壓的微擾動，使其偏離平均值，這種隨機振動所造成的微擾動稱之為熱雜訊(Thermal Noise)。由下列的式子中我們可以得知熱雜訊的大小與溫度和電阻值成正比，與外加電壓或電流無關。頻帶 B 內跨越電阻 R 所產生的熱雜訊電壓：. Vn = 4kTBR. ............................................. (3). 其中 K 為波茲曼(Boltzmann)常數。. 轉換為功率頻譜密度表示為：. SV ( f ) = 4kTB. ............................................. (4). 5.1.2 散射雜訊(Shot Noise). 散射雜訊(Shot Noise)起源於電荷載子跨越位障的隨機性，和元件中的電流和外加電壓有關，一但電流或電壓消失，散射雜訊也就隨著消失。在電子元件裡，尤其是半導體元件，當電荷載子要跨越過具有不同能量間隙的界面時，載子所跳躍的路徑並非平滑或是連續的，而是隨機且獨立的事件。舉例來說，總電流 I 是來自於各個跨越不同能量間隙界面電荷載子的電流脈波總和，因此散射雜訊可以視為一獨立的隨機電流脈衝所產生 21.

(36) 的。由下列式子中我們可以發現散射雜訊與電流 In 成正比關係。. I n = 2eIB. ............................................... (5). 其中 e 是一個電子上的電荷。. 轉換為功率頻譜密度表示為：. S I ( f ) = 2eI. ............................................... (6). 5.1.3 產生-複合雜訊(Generation-Recombination Noise). 產生-複合雜訊(Generation-Recombination Noise)為出現在半導體元件中的另一種形式，在大部分的情況下是由於元件中的雜質與缺陷所引起的，屬於半導體材料與場效電晶體裡主要的低頻雜訊源之ㄧ。在半導體材料或元件中，存在著能夠發射或捕捉電荷載子的各種雜質與缺陷，在當載子經過材料中或不同材質的界面上時，會被這些雜質與缺陷捕捉和釋放，此時因電子-電洞對在導電帶與價電帶之間的隨機複合造成的些微變動，即形成所謂的產生-複合雜訊。下列關係式可以用來加以描述：自由電子 + 自由電洞 ↔ 束縛於價電帶中的電子 + 能量. 5.1.4 1/f 雜訊(Flicker Noise). 相較於前面所敘述的三種雜訊形式，Flicker Noise 研究有著更加重要的學術意義和更大的應用價值，從廣義的定義來說，凡是功率頻譜密度會隨頻率成反比的起伏現象均可稱為 Flicker Noise。1/f 雜訊一般認為與缺陷擾動有關連，如金氧半場效電晶體的汲極電流雜訊；或與載子遷移率有關連，如雙載子電晶體的汲極和基極電流雜訊；有時一雜訊擾動則和材料表面或鍵結顆粒邊界有關連，如金屬的電阻電流雜訊。 22.