金屬閘極(Metal Gate)

在 SOI 晶圓製作方面，根據不同的需要，業界也發展出許多種不同的製作 SOI 晶 圓的發法，目前較常見的有SIMOX(Separation By Implanted Oxygen)、BESOI(Bonding &

Etchback)與 Unibond 法，也稱為 Smart-Cut 法等三種。

我們所採用的晶片是使用 Smart-Cut 方法製程，它是由 BESOI 所衍生出來的方法，

一樣需要使用到兩片晶片，先在一片頂端長好二氧化矽的晶片，利用離子佈植方法植入 氫離子，再與另一片晶片做結合(Bonding)，然後進行 400~600 度的熱退火製程，先前 植入的氫離子因熱產生氣泡使晶片自然斷裂，最後再使用化學機械研磨(Chemical Mechanical Polishing，CMP)的方式進行表面平整的工作使表面平整即可完成。而斷開 後的矽晶片仍然可以繼續使用，是相當經濟且品質佳的方式，也由於缺陷少，少數載子 的生命週期約可達到SIMOX 的 10 倍。

2.1.2 金屬閘極(Metal Gate)

傳統 MOSFET 的閘極材料絕大多數是多晶矽，而且多晶矽 (Poly-Silicon) / 非晶矽 (SiO2) / 單晶矽 (Si 基板) 之介面問題已經被研究透徹，製程也較好掌握，因此數十年 來，MOSFET 的閘極材料大多是以多晶矽/非晶矽為主，直到二氧化矽因厚度不斷的 微縮導致閘極漏電流太大與空乏(Poly-Depletion)現象，必須改由高介電常數絕緣層取代

時，人們開始同時思考替換多晶矽閘極材料的問題，因此有了金屬閘極(Metal Gate)的 產生。由於金屬閘極除了可以同時解決多晶矽所面臨的空乏現象與阻值過大等問題，金 屬矽化閘極還具有理想的遷移率、較低的閘極漏電流、高轉導值(Trans-Conductor，Gm) 及可調整臨限電壓(Threshold Voltage，Vt)，而且又能夠耐受高溫製程。

由於互補式金氧半場效應電晶體元件的 NMOS 與 PMOS 需要各自調整到適合的功

函數，所以必須要使用到兩種不同功函數的金屬材料，一種使用在NMOS 上，另一種

則使用在PMOS 上。然而這樣的需求將會造成製程步驟的增加，同時也將會提高元件

製程的複雜度與成本；在本實驗中，我們採用了鎳(Nickel)金屬來匹配 NMOS 與 PMOS 所需要的功函數，並對閘極進行金屬化製程，使得閘極成為Ni-FUSI Gate，同時運用在 N、PMOSFET 元件上。這種將多晶矽完全的合金化的方法稱之為 FUSI(Fully-Silicide Polysilicon Gate)製程[13~15]。

2.1.3 淺溝槽隔離(Shallow Trench Isolation，STI)

現今不管邏輯元件或記憶體應用領域上，因為傳統的局部氧化隔離技術存在鳥嘴效 應，所以改用淺溝槽隔離技術(Shallow Trench Isolation，STI)來降低元件的尺寸。因為 淺溝槽隔離技術在半導體晶圓製程技術上將會是一項趨勢，因此晶圓廠現今積極研發改 善淺溝槽隔離技術以提升半導體晶圓生產製程技術之可靠度及元件特性問題。近年來，

淺溝槽隔離技術已經被發表應用並已成熟量產於晶圓製程。在250nm 以下的電路製作

多已被淺溝槽隔離技術所取代[13、16]。

2.1.4 接觸蝕刻停止層(Contact Etch Stop Layer，CESL)

應變矽種類大致上可分為兩種；一種為全面應變矽(Global Strain)，這是運用材料上 晶格常數的差異來產生應變，這種應變技術因元件製作於同一基板上，不同的通道位置 應力大小均相同，且應變力存在於基板表面平行及垂直兩個方向，故也稱之為雙軸應變 (Biaxial-Strain)。另一種則為局部應變矽(Local Strain)，近年來許多的研究都是運用氮化 矽層(SiN)所引起的應變矽通道，影響元件的特性。一般來說，沉積氮化矽的方式有兩 種，若要使氮化矽層具有擴張應變的效果，則使用高溫熱成長化學氣相沉積(Chemical Vapor Deposition，CVD)氮化矽層；若要使氮化矽層具有壓縮應變的效果，則採用電漿 增強式化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)氮化矽層來 完成。單軸伸張、壓縮應變通道對NMOS、PMOS 驅動電流的影響如表 2-1。

本篇論文所使用的元件，結合了上述幾項先進製程，有效提升 CMOS 元件的效能，

元件結構如圖2-1-1；在此我們擁有九種不同條件的試片，三種不同 SOI 厚度的條件，

分別為500A、700A、900A，另外還有三種不同應力的條件，分別為傳統的 SiN 380A、

高伸張應力條件(High Tensile 700A)、高壓縮應力條件(High Compressive 700A)，如表 2-2。

2.2 量測設計

我們的實驗使用到的硬體方面有八吋的探針座(DC Probe Station)，如圖 2-2-1、

半導體參數分析儀(HP-4156B)，如圖 2-2-2、電感電容電阻阻抗分析儀(LCR-Analyzer，

HP-4284A)，如圖 2-2-3、低漏電流矩陣式交換器(HP-E5250A)，如圖 2-2-4；而軟體的 部份則是使用安捷倫公司(Agilent)所提供的 ICS(Interactive Characterization Software)軟

體，如圖2-2-5。

我們利用 HP-4156B 半導體參數分析儀 I-V 量測，利用 HP4284A 阻抗分析儀進行 C-V 量測，從量測中萃取出的半導體元件之各項電性參數如臨界電壓、次臨界擺幅、轉 導電導、氧化層厚度…...等；以下將分別針對這些量測方法做一簡單的說明。

2.2.1 電容-電壓特性分析(C-V)

在全金屬矽化物閘極 CMOSFET 的氧化層特性是利用 HP-4284A 阻抗分析儀在頻率 100KHz 的條件下所量測獲得的。所有的 C-V Curve 均是將元件操作在聚積區

(Accumulation)在到反轉區(Inversion)，量測元件的尺寸為 W/L = 10μm / 10μm，其目的 在於量測氧化層等效厚度(Tox)等參數。

2.2.2 ID-VD 特性曲線

ID-VD 量測是使用 Agilent HP-4156B 半導體參數分析儀。將元件的源極端(Source) 和基極端(Body)同時接地( VS = VB = 0V )，由汲極電流 ID和汲極電壓VD構成所謂的輸 出特性(Output Characteristics)曲線。本實驗之 IDVD量測設定如下：閘極電壓為Step(從 0V ~ 1.2V，每 0.6V 為一個 Step)，汲極電壓為 Sweep(從 0V ~1.2V)；此輸出特性曲線可 以分為截止區(Cut-Off Region)、線性區(Linear Region)及飽和區(Saturation Region)等三 個區域，如圖2-2-6。

2.2.3 ID-VG 特性曲線

ID-VG 量測也是使用 Agilent HP-4156B 半導體參數分析儀。同樣也是將元件源極 端與基極端同時接地( VS = VB = 0V )，並將元件操作在線性區( VDS = 0.05V )，量測其閘 極電壓對汲極電流的關係，進而萃取出臨界電壓(VT)與轉移電導(Gm)，如圖 2-2-7。

第三章 元件基本電性量測結果與分析

3.1 C-V 量測結果與電性分析

首先我們選擇固定SOI 厚度(SOI=500Å、700Å、900Å)的條件下，改變不同 CESL 層的條件(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)做了三組的比 較，之後再選擇固定CESL 層(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)的條件下，改變 SOI 厚度的條件(SOI=500Å、700Å、900Å)做了三組的比較；用 以觀察在相同SOI 厚度而具有不同 CESL 層條件下，以及相同 CESL 層而具有不同 SOI 厚度的條件下，是否會因製程的影響而導致元件特性有所差異。

我們採用的元件尺寸固定在 W/L = 10μm/10μm，利用先前所提到的量測電容-電壓 (C-V)特性分析的方式，觀察其電容對電壓的特性是否有所改變。圖 3.1.1 ~ 3.1.3 為 NMOS 元件分別固定在 SOI 厚度 500、700、900Å 時，改變不同 CESL 應力層條件(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)所量測得到的電容對電壓特 性曲線，由此我們看出元件在W/L = 10μm/10μm 和相同 SOI 厚度的條件，不同的 CESL 應力層並不會對元件造成明顯的影響；如臨界電壓的漂移(VT Shift)以及經由全金屬矽化 閘極的製程後也不會造成閘極空乏(Poly-Depletion)導致電容值下降等現象發生。圖 3.1.4

~ 3.1.6 為 NMOS 元件分別固定 CESL 應力層(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)，改變不同 SOI 厚度(SOI = 500、700、900Å)所量測得到的電容對電 壓特性曲線，由此我們也可以看出C-V 特性曲線並不會因為不同的 SOI 厚度而造成明 顯的影響。圖3.1.7 ~ 3.1.9 為 PMOS 元件分別固定在 SOI 厚度 500、700、900Å 時，改 變不同CESL 應力層條件(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)

所量測得到的電容對電壓特性曲線；相同的，由此我們也可看出不同CESL 應力層，在

PMOS 的情況下也不明顯。圖 3.1.10 ~ 3.1.12 為 PMOS 元件分別固定 CESL 應力層，改

變不同SOI 厚度條件所量測得到的電容對電壓特性曲線，其結果也是相同。由上述圖

3.1.1 ~ 3.1.12，我們可以得知，無論是在 SOI 厚度或是 CESL 應力層條件的不同，對 NMOS 或 PMOS 的 C-V 特性影響並不明顯，另外也可以經由式(1)計算出氧化層的厚度。

0 _r

/

d = ε ε C ...

3.2 I-V 量測結果與電性分析

由於在W/L = 10μm / 10μm 的元件尺寸所受到的應力影響並不明顯，因此我們將採 用尺寸較小的元件W/L = 10μm / 90nm 來探討其基本電性。本章主題在於討論不同應力

之接觸蝕刻停止層的條件下以及在不同SOI 厚度的條件下，對於元件電性的影響程度。

3.2.1 CESL Effect

圖3-2-1~圖 3-2-3 為 NMOS 在不同應變層元件之 ID-VD 比較圖，由圖中我們可以 很明顯的發現到，運用高伸張應變技術的確能有效提升元件的驅動電流；同樣在元件的 轉移電導能力也有所提升，如圖3-2-4~圖 3-2-6。而在圖 3-2-7~圖 3-2-12 中，我們可以 觀察到高伸張應變的元件有較高的閘極引致汲極漏電(Gate Induced Drain Leakage，

GIDL)的效應與閘極漏電流較高，其主要的原因是因為高伸張應力元件對通道及 Si/SiO2 界面造成缺陷，導致元件的漏電流較高。

在 PMOS 元件方面也和 NMOS 元件有著類似的情形，高壓縮應變元件對於提升元 件的驅動電流以及轉移電導都能有所幫助，如圖3-2-13~圖 3-2-18；但在元件漏電流的

部份，我們可以觀察到GIDL 和閘極漏電流差異並不明顯，其中主要的原因是我們所使

用的低應力應變矽元件是屬於傳統的SiN 低伸張(Low Tensile)應變而並不是低壓縮(Low Compressive)應變，因此我們認為雖然高壓縮應力機制會因為應力增加而對元件造成缺

陷，但是對於PMOS 元件而言，低伸張應力不僅無法有效的提升效能，反而還會造成

元件的退化，如圖3-2-19~圖 3-2-24。

3.2.2 SOI Effect

相同的，我們也探討不同 SOI 厚度的條件下，N、PMOS 的基本電性是否有明顯的變 化；圖 3-2-25~圖 3-2-28 為NMOS 在不同的 SOI 厚度條件下的應變程度(High Tensile – Low Strain)，由圖中我們可以發現到 SOI 厚度等於 500Å 的時候，其 ΔID 和 ΔGm 都比 SOI 厚度等於 700Å 和 900Å 的時候大很多，其主要的原因是在相同的應變條件下，對 於比較薄的SOI 厚度會感到比較敏感，所以當 SOI 厚度等於 500Å 時，相對承受的應力 會比較大；另外在次臨界擺幅(Subthreshold Slope)的部份，我們也有針對不同的 SOI 厚 度做探討，如圖3-2-29、圖 3-2-30，從圖中我們可以看出在低應力(Low Strain)的時候，

比較薄的SOI 擁有較好的次臨界擺幅，這是因為較薄的 SOI 厚度擁有較佳的選擇性；

但相對在高伸張應力(High Tensile)的時候，對於比較薄的 SOI 厚度，所造成的缺陷反而 比較明顯，所以在高伸張應力的情況下反而是SOI 等於 500Å 有較差的次臨界擺幅。

而在 PMOS 元件方面也和 NMOS 的情況類似，圖 3-2-31~圖 3-2-34 為 PMOS 在不 同的SOI 厚度條件下的應變程度(High Compressive – Low Strain)，從圖中我們也可以發 現到和NMOS 一樣的情況， SOI 厚度等於 500Å 的時候，其 ΔID 和 ΔGm 都比 SOI 厚 度等於700Å 和 900Å 的時候大；另外在不同 SOI 厚度的條件下，次臨界擺幅的部份則 沒有太大的差異。

第四章 元件可靠度量測結果與分析

隨著半導體技術不斷的演進，半導體元件尺寸不斷的微縮、運作速度也斷的加快，

元件的可靠度更是扮演著重要的角色。基於以往對元件可靠度的分析，本研究將可靠度

元件的可靠度更是扮演著重要的角色。基於以往對元件可靠度的分析，本研究將可靠度