3.1 C-V 量測結果與電性分析
首先我們選擇固定SOI 厚度(SOI=500Å、700Å、900Å)的條件下，改變不同 CESL 層的條件(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)做了三組的比 較，之後再選擇固定CESL 層(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)的條件下，改變 SOI 厚度的條件(SOI=500Å、700Å、900Å)做了三組的比較；用 以觀察在相同SOI 厚度而具有不同 CESL 層條件下，以及相同 CESL 層而具有不同 SOI 厚度的條件下，是否會因製程的影響而導致元件特性有所差異。
我們採用的元件尺寸固定在 W/L = 10μm/10μm，利用先前所提到的量測電容-電壓 (C-V)特性分析的方式，觀察其電容對電壓的特性是否有所改變。圖 3.1.1 ~ 3.1.3 為 NMOS 元件分別固定在 SOI 厚度 500、700、900Å 時，改變不同 CESL 應力層條件(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)所量測得到的電容對電壓特 性曲線，由此我們看出元件在W/L = 10μm/10μm 和相同 SOI 厚度的條件，不同的 CESL 應力層並不會對元件造成明顯的影響；如臨界電壓的漂移(VT Shift)以及經由全金屬矽化 閘極的製程後也不會造成閘極空乏(Poly-Depletion)導致電容值下降等現象發生。圖 3.1.4
~ 3.1.6 為 NMOS 元件分別固定 CESL 應力層(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)，改變不同 SOI 厚度(SOI = 500、700、900Å)所量測得到的電容對電 壓特性曲線，由此我們也可以看出C-V 特性曲線並不會因為不同的 SOI 厚度而造成明 顯的影響。圖3.1.7 ~ 3.1.9 為 PMOS 元件分別固定在 SOI 厚度 500、700、900Å 時，改 變不同CESL 應力層條件(Low Tensile 380Å、High Tensile 700Å、High Compressive 700Å)
所量測得到的電容對電壓特性曲線；相同的，由此我們也可看出不同CESL 應力層，在
PMOS 的情況下也不明顯。圖 3.1.10 ~ 3.1.12 為 PMOS 元件分別固定 CESL 應力層，改
變不同SOI 厚度條件所量測得到的電容對電壓特性曲線，其結果也是相同。由上述圖
3.1.1 ~ 3.1.12，我們可以得知，無論是在 SOI 厚度或是 CESL 應力層條件的不同，對 NMOS 或 PMOS 的 C-V 特性影響並不明顯，另外也可以經由式(1)計算出氧化層的厚度。
0 r
/
d = ε ε C ... (1)
3.2 I-V 量測結果與電性分析
由於在W/L = 10μm / 10μm 的元件尺寸所受到的應力影響並不明顯，因此我們將採 用尺寸較小的元件W/L = 10μm / 90nm 來探討其基本電性。本章主題在於討論不同應力
之接觸蝕刻停止層的條件下以及在不同SOI 厚度的條件下，對於元件電性的影響程度。
3.2.1 CESL Effect
圖3-2-1~圖 3-2-3 為 NMOS 在不同應變層元件之 ID-VD 比較圖，由圖中我們可以 很明顯的發現到，運用高伸張應變技術的確能有效提升元件的驅動電流；同樣在元件的 轉移電導能力也有所提升，如圖3-2-4~圖 3-2-6。而在圖 3-2-7~圖 3-2-12 中，我們可以 觀察到高伸張應變的元件有較高的閘極引致汲極漏電(Gate Induced Drain Leakage，
GIDL)的效應與閘極漏電流較高，其主要的原因是因為高伸張應力元件對通道及 Si/SiO2 界面造成缺陷，導致元件的漏電流較高。
在 PMOS 元件方面也和 NMOS 元件有著類似的情形，高壓縮應變元件對於提升元 件的驅動電流以及轉移電導都能有所幫助，如圖3-2-13~圖 3-2-18；但在元件漏電流的
部份，我們可以觀察到GIDL 和閘極漏電流差異並不明顯，其中主要的原因是我們所使
用的低應力應變矽元件是屬於傳統的SiN 低伸張(Low Tensile)應變而並不是低壓縮(Low Compressive)應變，因此我們認為雖然高壓縮應力機制會因為應力增加而對元件造成缺
陷，但是對於PMOS 元件而言，低伸張應力不僅無法有效的提升效能，反而還會造成
元件的退化，如圖3-2-19~圖 3-2-24。
3.2.2 SOI Effect
相同的，我們也探討不同 SOI 厚度的條件下，N、PMOS 的基本電性是否有明顯的變 化；圖 3-2-25~圖 3-2-28 為NMOS 在不同的 SOI 厚度條件下的應變程度(High Tensile – Low Strain)，由圖中我們可以發現到 SOI 厚度等於 500Å 的時候，其 ΔID 和 ΔGm 都比 SOI 厚度等於 700Å 和 900Å 的時候大很多，其主要的原因是在相同的應變條件下，對 於比較薄的SOI 厚度會感到比較敏感，所以當 SOI 厚度等於 500Å 時，相對承受的應力 會比較大；另外在次臨界擺幅(Subthreshold Slope)的部份，我們也有針對不同的 SOI 厚 度做探討，如圖3-2-29、圖 3-2-30，從圖中我們可以看出在低應力(Low Strain)的時候，
比較薄的SOI 擁有較好的次臨界擺幅，這是因為較薄的 SOI 厚度擁有較佳的選擇性；
但相對在高伸張應力(High Tensile)的時候，對於比較薄的 SOI 厚度，所造成的缺陷反而 比較明顯，所以在高伸張應力的情況下反而是SOI 等於 500Å 有較差的次臨界擺幅。
而在 PMOS 元件方面也和 NMOS 的情況類似，圖 3-2-31~圖 3-2-34 為 PMOS 在不 同的SOI 厚度條件下的應變程度(High Compressive – Low Strain)，從圖中我們也可以發 現到和NMOS 一樣的情況， SOI 厚度等於 500Å 的時候，其 ΔID 和 ΔGm 都比 SOI 厚 度等於700Å 和 900Å 的時候大；另外在不同 SOI 厚度的條件下，次臨界擺幅的部份則 沒有太大的差異。