元件製程及實驗量測方法

近幾年，由元件尺度微縮以提升金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor；MOSFET) 特性表現的方式似乎遭遇到微影製程技術瓶頸、昂貴花費 等因素，人們開始尋求其他方法解決及取代，而本次實驗所使用CMOSFETs 元件，其 先進的製程包括了絕緣層上矽(Silicon on Insulator；SOI)、金屬矽化物閘(Fully silicided Ni metal gate； FUSI Gate)和接觸停止蝕刻層(Contact Etch Stop Layer；CESL)，將由以下 大略說明。而本實驗所使用NMOSFET 和 PMOSFET 元件通道方向為<110>，SOI 基板 晶向(Orientation)為(100)。

2.1.1 絕緣層上矽(SOI)

SOI(Silicon on insulator) 絕緣層上矽，顧名思義就是在矽之間加入絕緣物質的基 板，則元件之間不在需要複雜的井結構，再配合淺溝槽絕緣技術(Shallow Trench Isolation； STI)隔離相鄰的電子元件，其可提升晶圓上密度的使用；另外，原本 CMOS

SOI 製 程 方 面 ， 目 前 常 見 的 有 氧 佈 植 隔 絕 (Separation by Implanted Oxygen ,SIMOX)、鍵合式 SOI(Bonded SOI)等方法。SIMOX 即是在矽基板間利用高能 量佈植，將氧離子打入，使與Si 反應生成絕緣層(SiO2)，接著使用退火(Annealing)，修 補離子佈植後的損壞，如圖2.1；Bonded SOI 即是利用兩片晶圓(晶圓 A 和 B)，一片(晶 圓A)使用離子佈植將 H 離子植入，使矽之間加入一層含 H 的薄膜，另一片(晶圓 B)在 上沉積一層氧化層，接著將兩片面對面壓住，再置入高溫約1400 度使其黏合，在高溫 過程中，晶圓A 中 H 原子與 Si 產生反應，產生氣態的副產品(4H+Si→SiH4(g))，使得產 生許多空洞，易使在濕式蝕刻過程中被分開來，接著在使用化學機械研磨(Chemical mechanical polishing；CMP)使其平整，如圖 2.2 [16]。

2.1.2 FUSI GATE (金屬矽化物)

FUSI Gate 即是使用金屬閘極的技術，通常是以 Poly-Si/metal 的堆疊式閘極形成，

堆疊式閘極是指先在閘極氧化層表面上長一層 Poly-Si，之後再沉積一層金屬，傳統的 Polycide 和 Salicide 閘極技術即屬此類型。與傳統閘極技術相比，FUSI Gate 優點顯而易 見，也就是傳導性高且無carrier depletion 的問題，傳統 Poly-Si 閘極偏壓下，易使閘極 形成多晶矽空乏，等效上是閘極產生的空乏電容與閘極的氧化層電容串聯，致使閘極的 電容值降低，導致電晶體的驅動能力衰退，使用FUSI Gate 方法及可避免此問題。

金屬閘極的使用，必須考量多方面的需求，例如，如果閘極材料的費米能階(Fermi level)能在矽的能隙中間位置附近，即可非常容易的調整元件的截止電壓(Threshold voltage；Vth)；另在製程方面，必須容易被微影蝕刻加工等…；本次使用元件，採用了 鎳金屬來匹配 NMOSFET、PMOSFET 所需要的功函數，另外鎳的使用還可避免橋接 (Bridging)現象的發生 [17]，而在製程方面，只需將傳統 Salicide 製程步驟做些許改變，

即可完成，不需太多製程變化，對製程簡化上有明顯幫助。

2.1.3 應變矽(Strain Si)

Strain Si 是一種利用晶格常數差異來產生應變，其中分為雙軸應變(Biaxial strain)和 單軸應變(Uniaxial strain)，而施加應力的種類，從晶格常數的擴張和縮小可分為伸張應 變(Tensile strain)和壓縮應變(Compressive strain)。雙軸應變又稱全應變，意指通道上任 意位置應變大小相等，可從基板上的磊晶(Epitaxy)技術達成；單軸應變又稱局部應變，

意即通道上不同位置應變大小不同，這可從製程步驟達成，像是接觸蝕刻停止層 (CESL)、矽鍺源汲極(SiGe SD)等。

近年由於元件遭遇瓶頸，其中Strain Si 的發展備受矚目 [9-12]。本論文使用的元件 為單軸應變的 CESL 製程，其中 NMOSFET 對伸張應變和 PMOSFET 對壓縮應變，在 元件的效能上均能有效提升，主要原因可歸於應變對載子移動率(Mobility)的改變，若 從能帶結構受應變後的變化來檢驗，則載子於能谷中分佈的比例、散射率與有效質量等 三種參數影響最為直接，從表 2.1 和表 2.2，可知元件在單軸應變和雙軸應變下對 NMOSFET 和 PMOSFET 的影響 [11,12]。應變技術的可靠度分析可從文獻 [18]去探討，

在基本電性、Flicker Noise 與 Charge Pumping 量測上，可知道在高應變應力元件與低應 變應力元件比較下，高應變應力元件會對元件造成一定程度的缺陷，其可靠度方面較低 應變應力元件來得差；經過正負偏壓不穩定性後，發現在抑制閘極漏電流能力較低應變 應力元件來的高，再經過 stress 電性逼迫後 ，發現低應變應力元件比高應變應力元件 之介面缺陷來的多，使得低應變應力元件之電壓不穩定性可靠度較差。

而本論文將利用外部加壓使之產生類似應變矽的技術來達成壓阻感測的研究。而本 次實驗所用到有九種元件，結合了上述所說的先進製程，其變異參數為三種不同 SOI 厚度(500A、700A 及 900A)和三種不同應變應力(Low tensile、High tensile 及 High compressive)，圖 2.3 為元件的結構圖，表 2.3 列出元件的分類表。

2.1.4 實驗量測方法及參數設定

本實驗利用一台八吋晶圓探針座(DC Probe Station)和低漏電流矩陣式交換器 (HP-E5250A)，再加上半導體參數分析儀(HP-4156B)來量測 I-V 電性、電感電容電阻阻 抗分析儀(LCR-Analyzer，HP-4284A)進行 C-V 量測，軟體部分則使用由安捷倫公司提 供的ICS(Interactive Characterization Software)軟體，圖 2.4 說明所用儀器量出的參數，

表2.4 說明量測參數的設定。

本實驗是經由外加壓力達到壓阻效果，所以需使用一個特殊夾具，藉由夾具下方的 螺絲孔往上頂，驅使晶片彎曲呈懸臂樑狀，如圖2.5 說明。而由於實驗以單軸壓縮應變 來研究，所以在元件位置四周，將晶圓切成1cm×4cm 長條狀的矩形懸臂樑(Si Bar)，再 放到夾具上，施以壓阻研究，由矩形矽晶中 NMOSFET 與 PMOSFET 通道方向，又將 矽晶片切成兩個方向，與通道平行方向稱作Longitudinal configuration，反之垂直方向稱 作Transverse configuration，如圖 2.6。