電晶體壓阻與整合式微系統感測器
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(2) 電晶體壓阻與整合式微系統感測器 指導教授：張文騰 博士（助理教授） 國立高雄大學電機工程所. 學生：林建安 國立高雄大學電機工程所. 摘要. 在本篇論文中，我們將提出一個壓阻感測方法，探討不同通道長度金氧半場效電晶 體在平行通道與垂直通道下飽和電流變化之對於 90 奈米元件在<110>通道與(100)平面 之矽基板受外部壓縮應變應力影響，實驗發現金氧半場效電晶體在受到壓阻效應後，會 因為受到載子移動率的變化，而使的飽和電流隨著應力增大降低，除了 P 型的金氧半電 晶體在平行通道下受壓阻效應。且對於較短通道長度元件，受到寄生電阻影響較大，而 使的壓阻效應不明顯。此外利用晶圓上的環形震盪器為測試電路和壓阻感測器，探討元 件的性能和電路訊號受到壓阻效應的影響，以及經過下線後的環形震盪器受到壓阻效應 後的影響。另外對環形震盪器為測試電路，可發現 SOI 厚度越厚和較高應力下，會因 為垂直電場和載子散射率的影響，使的共振頻率較高；另外環形震盪器在受到壓阻效應 後，共振頻率的漂移結果與壓阻電晶體的實驗結果吻合。 本論文第二部份，我們描述 MEMS 的共振器與濾波器，使用四邊擴張的振動模式 設計共振器與濾波器，並應用 CIC .35 CMOS MEMS 下線資料設計模擬與佈局。Lame mode 、 Extensional mode 共 振 器 與 串 聯 式 Lame 濾 波 器 共 振 頻 率 模 擬 結 果 為 5.14~6.39MHz、7.98~9.51MHz 和 5.14~6.39MHz。. 關鍵字：壓阻、環形震盪器、共振器、濾波器. I.
(3) Piezoresistive Field-Effect Transistor and Integrated Microresonator Sensing System Advisor(s): Dr.(Professor) Wen Teng Chang Department of Electrical Engineering National University of Kaohsiung. Student: Chien An Lin Department of Electrical Engineering National University of Kaohsiung. ABSTRACT. This thesis proposed a MOSFETs piezoresistive sensing method to discuss the current changed under the 0.135/0.45/10μm <110> channel lengths that are parallel (longitudinal) and perpendicular (transverse) to carrier channels by external stress. The devices are of 90nm technology silicon on insulator (SOI) MOSFETs. The studies found that the saturation current was reduced with increasing compressive stress except the PMOSFET on the longitudinal configuration, resulted from mobility change. The short channel devices were unobvious on piezoresistive effect due to significant parasitic resistance. Additionally, ring oscillators on wafer as tested bench were used as piezoresistive sensors to discuss the correlation of the abovementioned MOSFET by reading their oscillation frequencies. Ring oscillator were also designed to discuss the influence on piezoresistive effect. The thicker buried oxide of SOI MOSFET, result in higher oscillation frequency changed due to higher vertical electric field and scattering rate. The drifting resonance frequency of ring oscillators as piezoresistive sensor coincided with the results of piezoresistive MOSFET. The second part of this thesis designed a square-shaped MEMS resonator for filter. The extensional and torsional vibration mode resonators and filters used CIC 0.35 CMOS MEMS process. The design, simulation and layout are demonstrated. The simulated resonant frequency of Lame mode, extensional mode and Lame-mode filter are 5.14~6.39, 7.98~9.51 and 5.14~6.39MHz, respectively. Keywords: Piezoresistive MOSFET, Ring oscillator, MEMS Resonator, MEMS Filter II.
(4) 致謝. 本次論文得以完成，首先要先感謝我的指導老師，在這兩年的指導， 他不僅教我在專業上的知識，也教導了我做事的態度，在此再次真的要謝 謝他這兩年的提攜教導，沒有他的諄諄教誨就沒有現在的我；以及還有另 一位葉文冠老師，在此次專題研究上，老師也不惜適時的教導和幫助我， 讓我在研究上能更順遂；還有感謝實驗室資源共享的吳松茂老師；接著還 有在口試上教導我的林吉聰老師，您的教導我不會忘。 接著當然還有本 411 實驗室的各位成員，舊梯部隊的維尼、水哥、阿 哲、振安、阿德學長，謝謝你們的幫助和教導；同梯部隊的 K 金、昱哥、 阿覺和嘉豪兄弟，在學業和生活上都幫助了我許多；新梯部隊的阿傑、小 白、NONO、俊宇和欽哥學弟，有你們在實驗室更為熱鬧。 最後要感謝我的家人，我的爸爸、媽媽以及我的姐姐，有你們的照顧、 支持和鼓勵才有現在的我，讓我無所顧忌的專注在課業上，在此獻上我的 萬分感謝；接著感謝我的女友佳靜兩年的陪伴和支持，有你的鼓勵讓我倍 感窩心。要謝的人很多，所以在此也謝謝其他沒說到的人。並也在這裡祝 福大家往後的日子能夠順心。. III.
(5) 目錄 中文摘要------------------------------------------------------------------I 英文摘要--------------------------------------------------------------------------------------------------II 致謝-------------------------------------------------------------------------------------------------------III 目錄-------------------------------------------------------------------------------------------------------IV 表目錄-----------------------------------------------------------------------------------------------------V 圖目錄----------------------------------------------------------------------------------------------------VI 第一章 緒論-------------------------------------------------------------------------------------------1 1.1 研究發展與動機-----------------------------------------------------------------------------------1 1.2 論文架構--------------------------------------------------------------------------------------------4 第二章 場效電晶體的壓阻特性研究---------------------------------------------------------------6 2.1 元件製程及實驗量測方法-----------------------------------------------------------------------6 2.1.1 絕緣層上矽 (SOI)----------------------------------------------------------------------6 2.1.2 金屬矽化物 (FUSI GATE)-----------------------------------------------------------7 2.1.3 應變矽 (Strain Si)----------------------------------------------------------------------8 2.1.4 實驗量測方法及參數設定------------------------------------------------------------9 2.2 壓阻電晶體基本電性量測-----------------------------------------------------------------------9 2.2.1 I-V 量測結果與分析------------------------------------------------------------------10 2.2.2 C-V 量測結果與分析-----------------------------------------------------------------11 2.3 SOI 厚度對壓阻電晶體之影響-----------------------------------------------------------------11 第三章 環型振盪器(Ring Oscillator)的壓阻特性研究-----------------------------------------30 3.1 環型振盪器簡介----------------------------------------------------------------------------------30 3.2 環型振盪器電性量測----------------------------------------------------------------------------31 3.2.1 實驗量測方法及參數設定----------------------------------------------------------31 3.2.2 應用環型振盪器測試元件效能----------------------------------------------------31 3.2.3 應用環型振盪器之壓阻感測------------------------------------------------------- 32 3.3 應用於壓阻感測之環型振盪器電路----------------------------------------------------------33 3.3.1 架構說明-------------------------------------------------------------------------------33 3.3.2 設計流程與電路模擬結果----------------------------------------------------------34 3.3.3 整體電路佈局圖與量測考量-------------------------------------------------------35 3.3.4 量測與討論----------------------------------------------------------------------------36 第四章 MEMS 共振器-------------------------------------------------------------------------------58 4.1 MEMS 共振器簡介------------------------------------------------------------------------------58 IV.
(6) 4.2 MEMS 製程簡介---------------------------------------------------------------------------------60 4.3 MEMS 共振器設計分析------------------------------------------------------------------------61 4.3.1 電極分析-------------------------------------------------------------------------------61 4.3.2 Q 值之分析----------------------------------------------------------------------------62 4.3.3 模擬結果-------------------------------------------------------------------------------64 4.3.4 Layout 佈局圖------------------------------------------------------------------------65. 第五章 結論與未來展望----------------------------------------------------------------------------86 5.1 結論-------------------------------------------------------------------------------------------------86 5.2 未來展望-------------------------------------------------------------------------------------------88 參考文獻-------------------------------------------------------------------------------------------------89. 表目錄 表 2.1 表 2.2 表 2.3 表 2.4 表 2.5 表 2.6 表 3.1 表 3.2 表 3.3 表 3.4. 不同方向應力變化對 NMOSFET 和 PMOSFET 的影響-----------------------------14 雙軸與單軸伸張、壓縮應變對 NMOSFET 和 PMOSFET 驅動電流的影響------14 元件分類表----------------------------------------------------------------------------------15 實驗參數設定-------------------------------------------------------------------------------16 對不同通道長度的壓阻係數值----------------------------------------------------------20 壓阻係數與其它文獻結果的比較-------------------------------------------------------21 量測參數設定-------------------------------------------------------------------------------39 製程變異的模擬結果(Pre-Simulation)--------------------------------------------------46 溫度變異的模擬結果(Pre-Simulation)--------------------------------------------------46 製程變異的模擬結果(Post-Simulation)-------------------------------------------------48. 表 3.5 表 3.6 表 3.7 表 4.1 表 4.2 表 4.3 表 4.4 表 4.5 表 4.6. 溫度變異的模擬結果(Post-Simulation)------------------------------------------48 Pre-Simulation 和 Post-Simulation 的比較圖與預計規格表--------------------------48 載子移動率推算後的變化----------------------------------------------------------------56 共振器列表----------------------------------------------------------------------------------67 MEMS 製程加工技術之優劣-------------------------------------------------------------71 CMOS MEMS 製程優缺列表------------------------------------------------------------71 模擬層級使用之參數----------------------------------------------------------------------81 模擬參數及結果----------------------------------------------------------------------------81 參數說明-------------------------------------------------------------------------------------82. V.
(7) 圖目錄 第一章 圖 1.1 第二章. 緒論 通訊系統架構，其中灰階部分均可以用微機電製作----------------------------------5 場效電晶體的壓阻特性研究. 圖 2.1 SIMOX 製成流程圖------------------------------------------------------------------------13 圖 2.2 Bonded SOI 製成流程圖-------------------------------------------------------------------13 圖 2.3 元件的結構圖-------------------------------------------------------------------------------15 圖 2.4 所用儀器量出的參數----------------------------------------------------------------------16 圖 2.5 壓阻夾具示意圖----------------------------------------------------------------------------17 圖 2.6 切片方向與顯微鏡下元件示意圖-------------------------------------------------------17 圖 2.7 元件與夾止點距離影響圖----------------------------------------------------------------18 圖 2.8 NMOSFET 受平行通道(Longitudinal) 壓縮應變應力，電流變化圖--------------18 圖 2.9 PMOSFET 受平行通道(Longitudinal) 壓縮應變應力，電流變化圖---------------19 圖 2.10 NMOSFET 受垂直通道(Transverse)壓縮應變應力，電流變化圖------------------19 圖 2.11 PMOSFET 受垂直通道(Transverse)壓縮應變應力，電流變化圖-------------------20 圖 2.12 NMOSFET 受平行通道(Longitudinal)壓縮應變應力，電導變化圖----------------21 圖 2.13 PMOSFET 受平行通道(Longitudinal)壓縮應變應力，電導變化圖----------------22 圖 2.14 NMOSFET 受垂直通道(Transverse)壓縮應變應力，電導變化圖------------------22 圖 2.15 PMOSFET 受垂直通道(Transverse)壓縮應變，電導變化圖------------------------23 圖 2.16 NMOSFET 受平行通道(Longitudinal)壓縮應變應力，IG-VG 變化圖---------------23 圖 2.17 PMOSFET 受平行通道(Longitudinal)壓縮應變應力，IG-VG 變化圖--------------24 圖 2.18 NMOSFET 受垂直通道(Transverse)壓縮應變應力，IG-VG 變化圖-----------------24 圖 2.19 PMOSFET 受垂直通道(Transverse)壓縮應變應力，IG-VG 變化圖------------------25 圖 2.20 NMOSFET 受平行通道(Longitudinal)壓縮應變應力，C-V 變化圖----------------25 圖 2.21 PMOSFET 受平行通道(Longitudinal)壓縮應變應力，C-V 變化圖-----------------26 圖 2.22 NMOSFET 受垂直通道(Transverse)壓縮應變應力，C-V 變化圖-------------------26 圖 2.23 PMOSFET 受垂直通道(Transverse)壓縮應變應力，C-V 變化圖-------------------27 圖 2.24 NMOSFET 在固定 Low Tensile 下受平行通道(Longitudinal)壓縮應變應力，改 變不同 SOI 厚度的電流變化比較圖-----------------------------------------------------------------27 圖 2.25 PMOSFET 在固定 Low Tensile 下受平行通道(Longitudinal)壓縮應變應力，改變 不同 SOI 厚度的電流變化比較圖--------------------------------------------------------------------28 圖 2.26 NMOSFET 在固定 Low Tensile 下受垂直通道(Transverse)壓縮應變應力，改變 不同 SOI 厚度的電流變化比較圖--------------------------------------------------------------------28 圖 2.27 PMOSFET 在固定 Low Tensile 下受垂直通道(Transverse)壓縮應變應力，改變 VI.
(8) 不同 SOI 厚度的電流變化比較圖--------------------------------------------------------------------29 第三章. 環型振盪器(Ring Oscillator)的壓阻特性研究. 圖 3.1 環形振盪器示意圖-------------------------------------------------------------------------38 圖 3.2 所用儀器量出的參數----------------------------------------------------------------------38 圖 3.3 環形振盪器施加 1V 時波形，Freq=175.22KHz----------------------------------------39 圖 3.4 環形振盪器在 Low Tensile 與 SOI 厚度 700A 下的頻譜圖---------------------------40 圖 3.5 環形振盪器在 Low Tensile 與 SOI 厚度 900A 下的頻譜圖---------------------------40 圖 3.6 環形振盪器在 SOI 厚度 900A 與 High Tensile 下的頻譜圖--------------------------41 圖 3.7 環形振盪器在 SOI 厚度 900A 與 High Compressive 下的頻譜圖-------------------41 圖 3.8 環形振盪器驅動電壓 1.3V 在平行通道(Longitudinal)受壓縮應變應力的頻譜變 化----------------------------------------------------------------------------------------------------------42 圖 3.9 環形振盪器驅動電壓 1.3V 在垂直通道(Transverse)受壓縮應變應力的頻譜變化 -------------------------------------------------------------------------------------------------------------42 圖 3.10 不同 SOI 厚度(700A 和 900A)與 SOI=900A 在壓縮應變應力下的延遲時間(τ)比 較圖-------------------------------------------------------------------------------------------------------43 圖 3.11 環形振盪器電路架構圖-------------------------------------------------------------------43 圖 3.12 環形振盪器設計流程圖-------------------------------------------------------------------44 圖 3.13 頻譜分析模擬，Freq=440.88MHz-------------------------------------------------------45 圖 3.14 暫態分析模擬，Freq=440.88MHz-------------------------------------------------------45 圖 3.15 功率消耗模擬，POUT=1.4937 mW-------------------------------------------------------45 圖 3.16 圖 3.17 圖 3.18 圖 3.19 圖 3.20 圖 3.21 圖 3.22 圖 3.23 圖 3.24 圖 3.25 圖 3.26 圖 3.27 圖 3.28 圖 3.29 圖 3.30 圖 3.31. 頻譜分析 Post-Sim 模擬， Freq=230.46MHz-----------------------------------------47 頻譜分析 Post-Sim 模擬， Freq=228.6MHz-------------------------------------------47 電路佈局圖----------------------------------------------------------------------------------49 實際電路圖----------------------------------------------------------------------------------49 平行通道方向(Longitudinal)的切割-----------------------------------------------------50 垂直通道方向(Transverse)的切割-------------------------------------------------------50 量測頻譜圖，震盪頻率為 171.5MHz---------------------------------------------------51 量測波形圖，振盪頻率為 193.6MHz---------------------------------------------------51 修改後的電路佈局圖----------------------------------------------------------------------52 經過修改後的頻譜分析圖，Freq=222.4MHz------------------------------------------53 經過修改後的頻譜分析圖，Freq=226.55MHz----------------------------------------53 電路在平行通道下受壓縮應變應力的模擬圖----------------------------------------54 電路在垂直通道下受壓縮應變應力的模擬圖----------------------------------------55 平行通道下受壓縮應變應力影響的實際量測圖-------------------------------------56 垂直通道下受壓縮應變應力影響的實際量測圖-------------------------------------57 量測與模擬受壓阻效應下頻率變化率的比較圖-------------------------------------57 VII.
(9) 第四章. MEMS 共振器. 圖 4.1 圖 4.2 圖 4.3 圖 4.4 圖 4.5 圖 4.6 圖 4.7 圖 4.8 圖 4.9 圖 4.10 圖 4.11 圖 4.12 圖 4.13 圖 4.14 圖 4.15 圖 4.16 圖 4.17 圖 4.18 圖 4.19. 平行板電容圖-------------------------------------------------------------------------------66 共振系統示意圖----------------------------------------------------------------------------66 體微加工製程技術-------------------------------------------------------------------------69 面微加工製程技術-------------------------------------------------------------------------69 LIGA 製程技術-----------------------------------------------------------------------------70 CMOS MEMS (a) Pre-MEMS (b) Intra-MEMS (c) Post-MEMS--------------------71 CIC CMOS MEMS 後製程處理---------------------------------------------------------72 (a)One-port 和 (b)Two-port 表示圖----------------------------------------------------73 Lame mode 電極上電壓施加示意圖----------------------------------------------------73 Extensional mode 電極上電壓施加示意圖--------------------------------------------74 串聯式 Lame mode 濾波器電極上電壓施加示意圖----------------------------------74 串聯式 Lame mode 產生兩個共振點以達濾波效過----------------------------------75 metal mask 的使用-------------------------------------------------------------------------75 共振器震盪模式，擴張收縮不斷來回--------------------------------------------------76 此次的 Anchor 設計，左圖為 T 字型設計，右圖為傳統 Anchor 設計-----------76 設計流程圖----------------------------------------------------------------------------------77 CMOS 標準製程，層級厚度資料--------------------------------------------------------77 Lame mode，AlCu 金屬模擬結果，共振頻率=5.14MHz---------------------------78 Lame mode，SiO2 介電層模擬結果，共振頻率=6.39MHz--------------------------78. 圖 4.20 圖 4.21 圖 4.22 圖 4.23 圖 4.24 圖 4.25 圖 4.26 圖 4.27 圖 4.28. Extensional mode，AlCu 金屬模擬結果，共振頻率=7.98MHz--------------------79 Extensional mode，SiO2 介電層模擬結果，共振頻率=9.51MHz------------------79 Filter，Alcu 金屬模擬結果，共振頻率=5.14MHz------------------------------------80 Filter，SiO2 介電層模擬結果，共振頻率=6.39MHz----------------------------------80 MEMS 的等效電路-------------------------------------------------------------------------82 Lame mode (Extensional mode) Layout 佈局圖----------------------------------------83 Lame mode (Extensional mode) DRC 驗證----------------------------------------------83 Filter mode Layout 佈局圖-----------------------------------------------------------------84 Filter mode DRC 驗證----------------------------------------------------------------------84. VIII.
(10) 第一章 緒論 1.1. 研究背景與動機 第一顆電晶體始於 1947 年，由貝爾實驗室的三位科學家巴丁(Bardeen)、布拉頓. (Brattain)、蕭克利(Shockley)所發明，並首先啟用了「電晶體(transister)」此一名稱，也 開啟了半導體時代。然往後半導體朝向「輕、薄、短、小」發展，帶動了許多產業，例 如：通訊、光電、電路電子、生物醫學、微型機械、生物化學等的發展。 理察-費曼（Richard P. Feynman）博士於 1959 年在美國物理學會年會的經典演 講 :There's Plenty of Room at the Bottom ， 為 微 機 電 系 統 (Micro-Electro-Mechanical System；MEMS)，引導了一個新領域的發展方向，也將工程科學的發展延伸至微小的 世界。現今拜半導體技術發展所致，使半導體材料做成的機械元件可以微小化，促成微 機電系統(Micro-Electro-Mechanical System;MEMS)的發展，進而得以和電子元件整合， 衍 生 出 互 補 式 金 屬 - 氧 化 層 - 半 導 體 微 機 電 系 統 (Complementary Metal-Oxide-Semiconductor-MEMS) 的整合技術；也因為製程技術進步迅速，元件從微 米等級進步到奈米等級，使得微機電系統也進步到奈米機電系統 (Nano-Electro-Mechanical System；NEMS)的等級，進而感測元件也更為靈敏，而藉由與 電機、光電、生醫、機械、生物和許多領域的結合，其為一個非常有潛力的產業。而就 半導體產業的觀點來看，從 ITRS 所提出的( International Technology for Semiconductors; 國際半導體技術藍圖)對於未來半導體技術之規劃，就清楚點明未來半導體持續發展的 基石將是奠基於(System on a chip；SOC) 技術的異質化元件整合技術；其中，與微機電 的整合 (Integrated MEMS)並被視為現階段可積極發展之技術。 半導體製程概分為三類：(1)薄膜成長，(2)微影罩幕，(3)蝕刻成型。許多微機電元 件的製造技術則是利用目前的半導體製造技術為基礎再加以延伸應用，例如面微加工 (Surface micromachining)，而體微加工(Bulk micromachining)和 LIGA（Lithographie GaVanoformung Abformung）的技術則是製作微機電元件常使用的技術。微機電元件的 研究大致應用有三類，微結構(Micro-Structure)、微感測器(Micro-Sensor)、微致動器 1.
(11) (Micro-Actuator)，將人的大腦比做電腦，那微機電系統中的微結構就好比是人的手、腳、 眼、鼻、耳、嘴等感官器官，而訊號傳遞中的神經就好比是微機電系統中的積體電路， 而微感測器與微致動器就像我們四肢這樣充斥著我們的生活，感測生活週遭中的光、 聲、色、壓力、溫度等微小細節…，再藉由感測出的訊號傳遞到大腦，使四肢致動做出 適時的反應。 壓阻效應的發展可由凱爾文(Lord Kelvin)在西元 1856 年第一次發現金屬的阻抗在 施加機械性負荷時會產生改變開始，到了西元 1954 年，Charles S. Smith[1] 發現了半導 體材料裡的矽與鍺擁有高度的壓阻效應，且其壓阻效應大於金屬，從這之後開始出現各 式各樣的壓阻感測器，像是 1969 年 D. E. Fulkerson[2]將 P-type 電阻做在懸臂樑上 (Cantilever)，並利用惠斯頓電橋與放大器結合，可在加速度計上應用；1973 年 Samaun[3] 等人使用壓阻方式製作壓力感測器應用在生醫方面，並使用異向性蝕刻技術製作振動 板，其在 1mmHg 壓力下有 14μV/V 之靈敏度；2000 年 A. Partridge[4]等人使用高深度反 應離子蝕刻(Deep Reactive Ion Etching，DRIE)與斜向的離子佈植(Ion Implantation)做出 高效率的壓阻加速度計；2007 年 T. C. Duc [5] 等人發展了一個可以在微毫米(nanometer) 牛頓下感應的二維壓阻感測器，並應用體微加工技術製作懸臂樑，而在側面與垂直面的 感應度分別為 100V/N 和 540V/N，其可應用生醫方面。 近幾年，由元件尺度微縮以提升金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET) 特性表現的方式似乎遭遇到微影製程技術瓶頸、昂貴花費 等因素，研究人員開始尋求其他方法改善其效能，像是高介電常數(High Dielectric Constant，High K)材料的尋找[6]，可解決閘極漏電流等問題；A. Tsutsui 使用鰭式電晶 體(FinFET)和雙閘極(Double Gate)[7]，以增強載子移動率和增加 MOS 通道寬度。E. Akturk 使用新的 MOSFET 設計[8]，在通道上長一層成 Z 字型彎曲的奈米碳管(Carbon Nanotubes；CNTs)，研究顯示 CNTs 在低電場時有比較高的 mobility(1×105 cm2/V.s.)， 預期 MOSFET 的能力可以被提升，因其 CNTs 具有良好的電子特性，電子特性受其碳 管的直徑和繞在石墨烯(Graphene)上的角度而變。此外，近年來使用應變矽(Strained Si)[9-12]，以改變通道內晶格常數 ，及改善元件驅動電流，已經廣泛受到重視並使用 2.
(12) 於產業界，應變矽的使用可分為雙軸應變或稱全應變(Biaxial)及單軸應變或稱局部應變 (Uniaxial)，此技術往後章節有更深入探討。 本論文將使用一個壓阻感測方法，與過去使用 MEMS 壓阻感測器不同，製程簡化、 低花費、整合性高及較不受摻雜濃度影響；此法亦是利用類似應變矽技術方法，改由從 外部施加應變應力，迫使 MOS 通道內產生晶格變化，致使驅動電流產生影響，然從驅 動電流的變化與應力的大小取出壓阻係數，達成壓阻感測應用。 此外現今通訊產業及無線網路蓬勃發展，運用射頻微機電(Radio-Frequency； RF-MEMS)解決目前通訊系統問題日益重要，研究顯示射頻微機電共振器(RF-MEMS Resonator) 製造的共振器品質因素(Quality factor；Q)值高達 1013。可應用於與矽整合並 具低損耗的元件，如濾波器(Filter)、振盪器(Oscillator)與開關(Switch)[13]。圖 1.1 為一 個多功能的手機通訊系統(CDMA-2000) [13]，圖中黑色部份為可由 MEMS 取代部份； 首先訊號藉由天線(Antenna)接收，經過開關(Switch)選擇我們要的功能，再經由帶通濾 波器(Band Pass Filter) 選擇我們要的頻段，與低雜訊放大器(Low Noise Amplifier)將訊號 提高並降低雜訊，在此訊號已降至中頻，再藉由混頻器(Mixer)與本地震盪結合，使頻 率降至低頻，供往後類比轉數位(Analog to Digital Converter)使用。在此過程中，中頻大 多使用標準積體電路製程來完成，但一般的 IC 晶片 Q 值過低，其在超過 1G 或更高頻 的應用時效果不佳，與現今往高頻邁進的趨勢不符，而要是能使用 MEMS 就可以解決 Q 值過低問題；另外前段中頻和射頻部份通常需要高訊號/雜訊比、低功率損耗、高 Q 值，為了達到此要求，傳統通常使用分離元件(Discrete circuits)來完成，像是石英振盪 器、陶磁或表面聲波元件製作的帶通濾波器，但其製程與標準的 IC 製程不相容無法與 現有的 IC 製程整合，而要是能使用 MEMS 就可以與矽製程整合，並達到高 Q 值的要 求。 為了瞭解 RF-MEMS 對往後通訊產業的重要性，所以本論文也將探討 RF-MEMS 裡 的共振器與濾波器，以了解其發展原理、共振原理、驅動原理、製程原理、設計原理及 許多設計必須考慮的因素。. 3.
(13) 1.2. 論文架構 為了解電晶體壓阻感測的影響，以及 RF-MEMS 振盪器與濾波器的應用。我們應用. 了幾種不同通道長度、幾種不同 SOI 厚度及幾種不同應力大小的接觸蝕刻停止層(CESL) 的條件來做元件壓阻特性的分析，也使用環形振盪器(Ring Oscillator)電路來感測壓阻訊 號。另在 RF-MEMS 方面對 Square-shaped 的擴張振盪模式加以分析。對於不同條件的 比較及實驗結果，將有條理的分為下面幾個章節來探討。 第二章主要利用基本電性和 C-V 量測方式來探討電晶體在受到壓縮應變應力下， 對元件特性所造成的影響差異；接著對不同 SOI 厚度的元件施以壓阻效應，探討元件 特性的變化差異。 第三章則使用環形振盪器為測試電路，測試不同 SOI 厚度與不同應力大小的接觸 蝕刻停止層元件，探討元件特性的變化；並利用第二章 MOS 電晶體對壓阻效應的實驗 結果，使用以 MOS 電晶體為主的環形振盪器電路來感測受到壓阻效應後訊號的影響； 這裡分為與元件共同製作在晶圓上的環形振盪器，以及透過 CIC 下線，經過設計的環 形振盪器。 第四章為 MEMS 共振器與濾波器探討，簡述共振器的種類、驅動原理、MEMS 的 特殊製程和說明設計的考量，並應用 CIC .35 CMOS MEMS 下線資料設計模擬與佈局。 第五章將對上述章節的研究成果做個總結，藉此了解電晶體壓阻感測的應用及 MEMS 共振器與濾波器的探討，並提出對感測元件及 MEMS 未來之展望。. 4.
(14) 圖 1.1. 通訊系統架構，其中灰階部分均可以用微機電製作[13]. 5.
(15) 第二章. 場效電晶體的壓阻特性研究. 所謂壓阻效應是指當感測器內部感測元件受到外界壓力作用於其上時，其阻值會隨 之改變的現象，尤其當以半導體材料作為感測元件材質時，阻值變化較其他材質更為顯 著。當設計矽的壓阻感測器時，在摻雜的濃度選擇非常重要，以達到擁有理想的阻值、 最大的錶計因子(Gauge factor) 和最小的溫度效應。 而本論文想利用 CMOSFETs 電晶體，然後藉由外力施加應力來達成壓阻變化分 析，對於與傳統 CMOS MEMS 壓阻感測器相比，由於不需使用到後製程，所以與 CMOSFETs 的標準製程相容性高，因此，可以降低製程步驟的複雜度，與降低製作成 本 [14,15]，另外使用輕摻雜，也可降低製程時間，結構也不易被破壞。. 2.1. 元件製程及實驗量測方法 近幾年，由元件尺度微縮以提升金氧半場效電晶體(Metal Oxide Semiconductor Field. Effect Transistor；MOSFET) 特性表現的方式似乎遭遇到微影製程技術瓶頸、昂貴花費 等因素，人們開始尋求其他方法解決及取代，而本次實驗所使用 CMOSFETs 元件，其 先進的製程包括了絕緣層上矽(Silicon on Insulator；SOI)、金屬矽化物閘(Fully silicided Ni metal gate； FUSI Gate)和接觸停止蝕刻層(Contact Etch Stop Layer；CESL)，將由以下 大略說明。而本實驗所使用 NMOSFET 和 PMOSFET 元件通道方向為<110>，SOI 基板 晶向(Orientation)為(100)。. 2.1.1 絕緣層上矽(SOI) SOI(Silicon on insulator) 絕緣層上矽，顧名思義就是在矽之間加入絕緣物質的基 板，則元件之間不在需要複雜的井結構，再配合淺溝槽絕緣技術(Shallow Trench Isolation； STI)隔離相鄰的電子元件，其可提升晶圓上密度的使用；另外，原本 CMOS 產生的閂鎖(Latch-Up)效應和源極與汲極區接面的寄生電容，也可以有效的消除和降低。 6.
(16) SOI 製 程 方 面 ， 目 前 常 見 的 有 氧 佈 植 隔 絕 (Separation by Implanted Oxygen ,SIMOX)、鍵合式 SOI(Bonded SOI)等方法。SIMOX 即是在矽基板間利用高能 量佈植，將氧離子打入，使與 Si 反應生成絕緣層(SiO2)，接著使用退火(Annealing)，修 補離子佈植後的損壞，如圖 2.1；Bonded SOI 即是利用兩片晶圓(晶圓 A 和 B)，一片(晶 圓 A)使用離子佈植將 H 離子植入，使矽之間加入一層含 H 的薄膜，另一片(晶圓 B)在 上沉積一層氧化層，接著將兩片面對面壓住，再置入高溫約 1400 度使其黏合，在高溫 過程中，晶圓 A 中 H 原子與 Si 產生反應，產生氣態的副產品(4H+Si→SiH4(g))，使得產 生許多空洞，易使在濕式蝕刻過程中被分開來，接著在使用化學機械研磨(Chemical mechanical polishing；CMP)使其平整，如圖 2.2 [16]。. 2.1.2 FUSI GATE (金屬矽化物) FUSI Gate 即是使用金屬閘極的技術，通常是以 Poly-Si/metal 的堆疊式閘極形成， 堆疊式閘極是指先在閘極氧化層表面上長一層 Poly-Si，之後再沉積一層金屬，傳統的 Polycide 和 Salicide 閘極技術即屬此類型。與傳統閘極技術相比，FUSI Gate 優點顯而易 見，也就是傳導性高且無 carrier depletion 的問題，傳統 Poly-Si 閘極偏壓下，易使閘極 形成多晶矽空乏，等效上是閘極產生的空乏電容與閘極的氧化層電容串聯，致使閘極的 電容值降低，導致電晶體的驅動能力衰退，使用 FUSI Gate 方法及可避免此問題。 金屬閘極的使用，必須考量多方面的需求，例如，如果閘極材料的費米能階(Fermi level)能在矽的能隙中間位置附近，即可非常容易的調整元件的截止電壓(Threshold voltage；Vth)；另在製程方面，必須容易被微影蝕刻加工等…；本次使用元件，採用了 鎳金屬來匹配 NMOSFET、PMOSFET 所需要的功函數，另外鎳的使用還可避免橋接 (Bridging)現象的發生 [17]，而在製程方面，只需將傳統 Salicide 製程步驟做些許改變， 即可完成，不需太多製程變化，對製程簡化上有明顯幫助。. 7.
(17) 2.1.3 應變矽(Strain Si) Strain Si 是一種利用晶格常數差異來產生應變，其中分為雙軸應變(Biaxial strain)和 單軸應變(Uniaxial strain)，而施加應力的種類，從晶格常數的擴張和縮小可分為伸張應 變(Tensile strain)和壓縮應變(Compressive strain)。雙軸應變又稱全應變，意指通道上任 意位置應變大小相等，可從基板上的磊晶(Epitaxy)技術達成；單軸應變又稱局部應變， 意即通道上不同位置應變大小不同，這可從製程步驟達成，像是接觸蝕刻停止層 (CESL)、矽鍺源汲極(SiGe SD)等。 近年由於元件遭遇瓶頸，其中 Strain Si 的發展備受矚目 [9-12]。本論文使用的元件 為單軸應變的 CESL 製程，其中 NMOSFET 對伸張應變和 PMOSFET 對壓縮應變，在 元件的效能上均能有效提升，主要原因可歸於應變對載子移動率(Mobility)的改變，若 從能帶結構受應變後的變化來檢驗，則載子於能谷中分佈的比例、散射率與有效質量等 三種參數影響最為直接，從表 2.1 和表 2.2，可知元件在單軸應變和雙軸應變下對 NMOSFET 和 PMOSFET 的影響 [11,12]。應變技術的可靠度分析可從文獻 [18]去探討， 在基本電性、Flicker Noise 與 Charge Pumping 量測上，可知道在高應變應力元件與低應 變應力元件比較下，高應變應力元件會對元件造成一定程度的缺陷，其可靠度方面較低 應變應力元件來得差；經過正負偏壓不穩定性後，發現在抑制閘極漏電流能力較低應變 應力元件來的高，再經過 stress 電性逼迫後 ，發現低應變應力元件比高應變應力元件 之介面缺陷來的多，使得低應變應力元件之電壓不穩定性可靠度較差。 而本論文將利用外部加壓使之產生類似應變矽的技術來達成壓阻感測的研究。而本 次實驗所用到有九種元件，結合了上述所說的先進製程，其變異參數為三種不同 SOI 厚度(500A、700A 及 900A)和三種不同應變應力(Low tensile、High tensile 及 High compressive)，圖 2.3 為元件的結構圖，表 2.3 列出元件的分類表。. 8.
(18) 2.1.4 實驗量測方法及參數設定 本實驗利用一台八吋晶圓探針座(DC Probe Station)和低漏電流矩陣式交換器 (HP-E5250A)，再加上半導體參數分析儀(HP-4156B)來量測 I-V 電性、電感電容電阻阻 抗分析儀(LCR-Analyzer，HP-4284A)進行 C-V 量測，軟體部分則使用由安捷倫公司提 供的 ICS(Interactive Characterization Software)軟體，圖 2.4 說明所用儀器量出的參數， 表 2.4 說明量測參數的設定。 本實驗是經由外加壓力達到壓阻效果，所以需使用一個特殊夾具，藉由夾具下方的 螺絲孔往上頂，驅使晶片彎曲呈懸臂樑狀，如圖 2.5 說明。而由於實驗以單軸壓縮應變 來研究，所以在元件位置四周，將晶圓切成 1cm×4cm 長條狀的矩形懸臂樑(Si Bar)，再 放到夾具上，施以壓阻研究，由矩形矽晶中 NMOSFET 與 PMOSFET 通道方向，又將 矽晶片切成兩個方向，與通道平行方向稱作 Longitudinal configuration，反之垂直方向稱 作 Transverse configuration，如圖 2.6。. 2.2 壓阻電晶體基本電性量測 由於是以螺絲往上頂的方法，驅使矽晶片往上翹，使得夾具與矽晶片夾指點地方產 生晶格變化，在矽晶片上緣 NMOSFET 與 PMOSFET 部份產生壓縮應變，而下緣基板 部份產生伸張應變，所以此次實驗以單軸壓縮應變應力研究為主，另外藉由楊氏係數 (Young’s Modulus)、螺絲旋轉圈數與上升距離(d)來推算壓力值(stress)，可由以下楊氏係 數(E)公式，再加上畢氏定理推算出頂後的伸長量來推導：. E=. F/A stress = ΔL / L strain. ，. E 為楊氏係數. (2.1). strain = ( L2 + d 2 − L) / L. (2.2). 式(2.1)中，F 為施加的力量，A 為施加面的截面積，L 為未應變的晶片長度，△L 為應變前與應變後伸長的變化量；在此假設 SOI 楊氏係數為 150GPa，為了避免矽晶片 9.
(19) 過多壓力而斷裂，所以每 1/8 圈轉一次，轉到 6/8 圈，而轉一圈上升高度為 0.79mm， 依式(2.1)和(2.2)推導壓力分別為 1.27、5.08、11.43、20.31、31.74、45.7MPa。以下實驗， 我們將選擇 SOI 厚度 900A 和有高應力壓縮應變的元件，來做基本電性分析。. 2.2.1 I-V 量測結果與分析 圖 2.7 顯示元件在夾具上作壓阻效應分析時，夾止點與元件距離的影響，從圖裡可 以清楚的看出元件遠離夾止點越遠其變化率越小，其中變化率取 ID-VD 的最大飽和電流 算出，所以本次實驗選擇元件離夾止點最近距離為 8mm。圖 2.8 到圖 2.11 為 NMOSFET 與 PMOSFET 在三個不同通道長度(W/L=10μm/10μm、10μm/0.45μm、10μm/0.135μm) 受到相對於通道平行(Longitudinal)和垂直(Transverse)壓縮應變應力的電流變化圖，從圖 中可以明顯看出元件在受壓縮應變應力後，元件的電流變化隨著壓力遞增大多都是往下 降，除了 PMOSFET 元件在平行方向壓縮應變應力下，電流變化隨著壓力遞增往上升， 其主要原因可歸因於應變使載子移動率改變，其原理與應變矽相似。另外藉由圖裡變化 趨勢可將壓阻係數(Piezoresistive coefficients)算出，如下示公示(2.3)和(2.4)推導誇號內壓 阻係數的值[19]，π11、π12 和π44 屬於三個獨立壓阻係數張量的部份，其壓阻係數與材 料的使用、掺雜的濃度、基板的晶向及通道的方向等…有關；σ為壓力值，△ID 和△μ 為受到應變影響後電流與載子移動率的變化。 ΔI D π + π 12 + π 44 Δμ )σ = = ( 11 I D 0° μ 0° 2. (2.3). π + π 12 − π 44 ΔI D Δμ = = ( 11 )σ I D 90° μ 90° 2. (2.4). 表 2.5 為受應變應力後測量出的壓阻係數值，從表裡可以看出壓阻係數的正負值與 應變元件的變化趨勢有關，另外大尺寸的變化大於小尺寸的變化，主要是因為越小尺寸 的元件，其截面積越小，所以元件內的寄生電阻越高，影響了元件的變化，可從下示(2.5) [19]說明，(2.5)式中π為修正後的壓阻係數值，πeff 為測量出的壓阻係數，R 為寄生電. 10.
(20) 阻，RON 為元件內的電阻；所以當元件越做越小時，R 值上升，誇號內的值也上升，再 經由此公式計算出πeff 值的結果下降，可知道小尺寸元件受寄生電阻影響，所以壓阻係 數較低，其也說明了排除了寄生電阻效應，壓阻係數與通道長度是無關的。表 2.6 為壓 阻係數與其它文獻結果的比較。. ⎛ 1 + 2 R / RON ⎝ 1 − 2 R / RON. π = π eff ⎜⎜. ⎞ ⎟⎟ ⎠. (2.5). 由於上述說明，在 W/L=10μm/0.45μm、10μm/0.135μm 小尺寸下受壓縮應變應力影 響程度較小，因此我們選擇 W/L=10μm/10μm 大尺寸的元件來做往後的實驗，圖 2.12 到圖 2.15 為轉移電導(Gm)的量測分析圖，從圖裡可以看出，垂直方向壓縮應變應力的 NMOSFET 與 PMOSFET 和平形方向壓縮應變應力的 NMOSFET 隨著壓力遞增，Gm 往 下遞減，而平行方向壓縮應變應力的 PMOSFET 隨著壓力遞增，Gm 往上遞增，主要原 因為載子移動率變化，其與上述圖 2.8 到圖 2.11 的說明吻合。圖 2.16 到圖 2.19 為元件 在壓縮應變應力下的漏電流分析，從圖來看，其壓縮應變應力對元件漏電流沒有影響。. 2.2.2. C-V 量測結果分析. 首先我們採用了上述說明變化率較大的大尺寸元件(W/L=10μm/10μm)，觀察元件在 壓縮應變應力下，電容對電壓的特性是否有所變化，圖 2.20 到圖 2.23 為 NMOSFET 與 PMOSFET 元件在平行通道和垂直通道壓縮應變應力下 C-V 量測的結果圖，從圖中可以 發現 NMOSFET 與 PMOSFET 元件在壓縮應變應力下，並不會對元件造成太大影響； 如臨界電壓(Threshold voltage)的偏移、氧化層厚度的改變、以及閘極的空乏效應。. 2.3 SOI 厚度對壓阻電晶體之影響 在此我們一樣選用大尺寸的元件(W/L=10μm/10μm)來作此實驗，接著在固定 CESL 應力下(Low Tensile)，對不同 SOI 厚度(SOI=500A、700A 及 900A)條件，觀察其飽和電 11.
(21) 流的變化特性。從圖 2.24 到圖 2.27 裡可以發現飽和電流與壓縮應變應力的變化與上述 2.2.1 節所述一樣：NMOSFET 與 PMOSFET 元件在壓縮應變應力下，電流變化大多降 低，除了 PMOSFET 在平行通道方向受壓縮應變應力，其電流的變化為上升，另外，可 以明顯發現電流變化在 SOI 厚度為 500A 為最大，次之為 700A，最小為 900A，在此可 以證明電流的變化與 SOI 厚度有明顯關係，其主要原因為 SOI 厚度越薄其受到的壓縮 應變應力越大，使得矽晶片在夾止點上越容易彎曲，造成元件受應變程度變高，而電流 受到的影響就增加。. 12.
(22) 圖 2.1 SIMOX 製成流程圖. 圖 2.2 Bonded SOI 製成流程圖. 13.
(23) Direction of strain. CMOS performance impact. change. NMOS. PMOS. εx. Improve. Degrade. εy. Improve. Improve. εz. Degrade. Improve. 表中的 εx、εy 與 εz 分指閘極長度、寬度與垂直氧化層的三個方向 表 2.1. 不同方向應力變化對 NMOSFET 和 PMOSFET 的影響 [12]. Compare with Control. NMOS Idsat. PMOS Idsat. Example. Biaxial tensile. ↑. ↑. Strained Si/relaxed SiGe. Biaxial compressive. ↓. ↑. Strained SiGe on insulator. Uniaxial tensile. ↑. ↓. CESL (100)/<110>. Uniaxial compressive. ↓. ↑. SiGe SD (100)/<110>. 表 2.2. 雙軸與單軸伸張、壓縮應變對 NMOSFET 和 PMOSFET 驅動電流的影響 [11]. 14.
(24) 圖 2.3. 元件的結構圖. Process factor：FUSI+SOI+CESL Channel Direction：<110>. SOI=500A. SOI=700A. SOI=900A. 8. 9. 10. 14 15 16 20 21 22. FUSI&S/D 200A/300C30S/400C30S V. V. V. V. Substrate Orientate：(100) Wafer number. V. V. V. V. V. salicide Low stress 380A CESL. V. Tensile 700A. V. Compressive 700A 表 2.3. V V V. 元件分類表. 15. V V V. V.
(25) ID-VD IG-VG VT GM 半導體參數分析儀 (HP-4156B). DC Probe Station. C-V. 滴漏電流矩陣式交換(HP-E5250A). 電感電容電阻阻抗分析儀(LCR-Analyzer，HP-4284A) ICS軟體 圖 2.4. Device. 所用儀器量出的參數. Measurement. Parameter Setup. ID-VD. VG =1.2V (Constant mode). Parameter Saturation Current. Vth、Gm、IG. VD =0~1.2V (Sweep mode). ID-VG. VG =-0.5~2V (Sweep mode). (Leakage. VD =0.05~1V (Step mode). Current) Equivalent Oxide. C-V. VG =2~-1.5V (Sweep mode). Thickness (EOT). Frequency=100KHz 表 2.4. 實驗參數設定. 16.
(26) Tested device. Rubber strip 圖 2.5. Silicon bar. d Screw 壓阻夾具示意圖. Transverse Longitudinal. 圖 2.6. 切片方向與顯微鏡下元件示意圖. 17.
(27) ΔΙDsat/IDsat %. 3.5 3.0 2.5 2.0 1.5 1.0 0.5 0.0 -0.5 -1.0 -1.5 -2.0. FUSI+Compressive+SOI=900A W/L=10um/10um. PMOS. 0.25 screw turns 0.5 screw turns 0.75 screw turns. 8. 10. 12. 14. NMOS. 16. Distance from clamping point to device (mm). ΔIDsat/IDsat %. 圖 2.7. 1.0 0.5 0.0 -0.5 -1.0 -1.5 -2.0 -2.5 -3.0 -3.5 -4.0. 元件與夾止點距離影響圖. Longitudinal NMOS FUSI+Compressive+SOI=900A VG=1.2V, VD=1.2V. L=10um ,W=10um L=0.45um ,W=10um L=0.135um ,W=10um. 0. 10. 20. 30. 40. 50. Compressive stress (MPa) 圖 2.8 NMOSFET 受平行通道(Longitudinal) 壓縮應變應力，電流變化圖. 18.
(28) ΔIDsat/IDsat %. 7.0 6.5 6.0 5.5 5.0 4.5 4.0 3.5 3.0 2.5 2.0 1.5. Longitudinal PMOS FUSI+Compressive+SOI=900A VG=1.2V, VD=1.2V. L=10um ,W=10um L=0.45um ,W=10um L=0.135um ,W=10um. 0. 10. 20. 30. 40. 50. Compressive stress (MPa). ΔIDsat/ID %. 圖 2.9 PMOSFET 受平行通道(Longitudinal) 壓縮應變應力，電流變化圖. 0.0 -0.2 -0.4 -0.6 -0.8 -1.0 -1.2 -1.4 -1.6 -1.8 -2.0 -2.2 -2.4 -2.6. Transverse NMOS FUSI+Compressive+SOI=900A VG=1.2V, VD=1.2V. L=10um , W=10um L=0.45um , W=10um L=0.135um , W=10um. 0. 10. 20. 30. 40. 50. Compressive stress (MPa) 圖 2.10 NMOSFET 受垂直通道(Transverse)壓縮應變應力，電流變化圖 19.
(29) Transverse PMOS. 0.0. FUSI+Compressive+SOI=900A VG=1.2V, VD=1.2V. -0.5. ΔIDsat/ID %. -1.0 -1.5 -2.0 -2.5 -3.0 -3.5. L=10um, W=10um L=0.45um, W=10um L=0.135um, W=10um. -4.0 0. 10. 20. 30. 40. 50. Compressive stress (MPa) 圖 2.11 PMOSFET 受垂直通道(Transverse)壓縮應變應力，電流變化圖. Measured <110> piezoresistive coefficients for the longitudinal and transverse configuration Channel length (μm) nMOS (×10-11Pa-1). pMOS (×10-11 Pa-1). 10μm. 0.45μm. 0.135μm. Longitudinal configuration. -47.8. -40.6. -33.7. Transverse configuration. -30.1. -28.1. -19.6. Longitudinal configuration. 76.9. 87.7. 58.2. Transverse configuration. -56.3. -36.5. -41.5. 表 2.5. 對不同通道長度的壓阻係數值. 20.
(30) Piezoresistive coefficients of <110> polarity silcon. Channel length MOS Piezoresistive 10/0.45/0.135 (μm) [10] coefficients (this work) (πS+π44)/2, -47.8/ -40.6/ -33.7 -35.5 (n-,Long.) (πS-π44)/2, -30.1/ -28.1/ -19.6 -14.5 (n-,Trans.) (πS+π44)/2, 76.9/ 75.7/ 58.2 71.7 (p-,Long.) (πS-π44)/2, -56.3/ -36.5 /-41.5 -33.8 (p-,Trans.) 表 2.6. Bulk Si [1]. (Unit：10-11Pa-1). SOI MOS MOS IBM/TI/Lucent [20] [21] MOS[19]. –. -31.2. -45/-32/-50. -17.6. -35/-25/-35. 71.8. 50/41.5/60. 56.1. -66.3. -45/-38.5/-40. -46.9. –. 壓阻係數與其它文獻結果的比較. Gm(μs/μm). Longitudinal NMOS 1.6 FUSI+Compressive+SOI=900A 1.4 W/L=10μm/10μm 0 1.2 1/8 turn 2/8 turns 1.0 3/8 turns 0.8 4/8 turns 5/8 turns 0.6 6/8 turns 0.4 0.2 0.0 -0.2 -2.0 -1.5 -1.0 -0.5. 0.0. 0.5. VG-VT (V) 圖 2.12 NMOSFET 受平行通道(Longitudinal)壓縮應變應力，電導變化圖. 21. -31.5 – – –.
(31) Longitudinal PMOS. 0.5. FUSI+Compressive+SOI=900A W/L=10μm/10μm 0 1/8 turn 2/8 turns 3/8 turns 4/8 turns 5/8 turns 6/8 turns. Gm(μs/μm). 0.4 0.3 0.2 0.1 0.0 -1.0. -0.5. 0.0 0.5 VG-VT (V). 1.0. 1.5. 圖 2.13 PMOSFET 受平行通道(Longitudinal)壓縮應變應力，電導變化圖. Gm(μs/μm). Transverse NMOS 1.6 1.4 1.2 1.0 0.8 0.6 0.4 0.2 0.0 -0.2. FUSI+Compressive+SOI=900A W/L=10μm/10μm 0 1/8 turn 2/8 turns 3/8 turns 4/8 turns 5/8 turns 6/8 turns. -1.5. -1.0. -0.5. 0.0. 0.5. VG-VT (V) 圖 2.14 NMOSFET 受垂直通道(Transverse)壓縮應變應力，電導變化圖 22.
(32) Transverse PMOS. 0.5. FUSI+Compressive+SOI=900A W/L=10μm/10μm 0 1/8 turn 2/8 turns 3/8 turns 4/8 turns 5/8 turns 6/8 turns. Gm(μs/μm). 0.4 0.3 0.2 0.1 0.0 -1.0. -0.5. 0.0. 0.5. 1.0. 1.5. VG-VT (V) 圖 2.15 PMOSFET 受垂直通道(Transverse)壓縮應變應力，電導變化圖. Longitudinal NMOS. IG(μA/μm). FUSI+Compressive+SOI=900A. 0.1 W/L=10μm/10μm 0.01 VD=0.05V 1E-3 1E-4 1E-5 1E-6 1E-7 1E-8 1E-9 -2.0 -1.5 -1.0. 0 1/8 turn 2/8 turns 3/8 turns 4/8 turns 5/8 turns 6/8 turns. -0.5. 0.0. 0.5. VG-VT (V) 圖 2.16 NMOSFET 受平行通道(Longitudinal)壓縮應變應力，IG-VG 變化圖 23.
(33) IG(μA/μm). 1 0.1 0.01 1E-3 1E-4 1E-5 1E-6 1E-7 1E-8 1E-9 -1.0. Longitudinal PMOS FUSI+Compressive+SOI=900A W/L=10μm/10μm. 0 1/8 turn 2/8 turns 3/8 turns 4/8 turns 5/8 turns 6/8 turns. -0.5. 0.0 0.5 VG-VT (V). 1.0. 1.5. 圖 2.17 PMOSFET 受平行通道(Longitudinal)壓縮應變應力，IG-VG 變化圖. Transverse NMOS 0.1. IG(μA/μm). 0.01. FUSI+Compressive+SOI=900A W/L=10μm/10μm VD=0.05V. 1E-3 1E-4. 0 1/8 turn 2/8 turns 3/8 turns 4/8 turns 5/8 turns 6/8 turns. 1E-5 1E-6 1E-7 1E-8 -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. VG-VT (V) 圖 2.18 NMOSFET 受垂直通道(Transverse)壓縮應變應力，IG-VG 變化圖 24.
(34) Transverse PMOS. 1. FUSI+Compressive+SOI=900A W/L=10μm/10μm VD=-0.05V. 0.1. IG(μA/μm). 0.01 1E-3 1E-4 1E-5 1E-6 1E-7 -1.0. 0 1/8 turn 2/8 turns 3/8 turns 4/8 turns 5/8 turns 6/8 turns. -0.5. 0.0. 0.5. 1.0. 1.5. VG-VT (V) 圖 2.19 PMOSFET 受垂直通道(Transverse)壓縮應變應力，IG-VG 變化圖. 3.2p. Longitudinal NMOS FUSI+Compressive+SOI=900A W/L=10um/10um. 3.0p 2.8p C(F). 2.6p 2.4p 2.2p 2.0p 1.8p. 0 1/8 turn 2/8 turns 3/8 turns 4/8 turns 5/8 turns 6/8 turns. -2.5 -2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0 VG (V) 圖 2.20 NMOSFET 受平行通道(Longitudinal)壓縮應變應力，C-V 變化圖 25.
(35) 3.2p 3.0p. Longitudinal PMOS FUSI+Compressive+SOI=900A W/L=10um/10um. 2.8p C(F). 2.6p 2.4p 2.2p 2.0p 1.8p. 0 1/8 turn 2/8 turns 3/8 turns 4/8 turns 5/8 turns 6/8 turns. 1.6p -2.5 -2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0 VG (V) 圖 2.21 PMOSFET 受平行通道(Longitudinal)壓縮應變應力，C-V 變化圖. C(F). Transverse NMOS FUSI+Compressive+SOI=900A 3.6p W/L=10um/10um 3.4p 3.2p 3.0p 2.8p 0 2.6p 1/8 turn 2.4p 2/8 turns 2.2p 3/8 turns 4/8 turns 2.0p 5/8 turns 1.8p 6/8 turns 1.6p -2.5 -2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0 VG (V). 圖 2.22 NMOSFET 受垂直通道(Transverse)壓縮應變應力，C-V 變化圖 26.
(36) C(F). Transver PMOS FUSI+Compressive+SOI=900A 3.6p W/L=10um/10um 3.4p 3.2p 3.0p 2.8p 0 2.6p 1/8 turn 2.4p 2/8 turns 2.2p 3/8 turns 4/8 turns 2.0p 5/8 turns 1.8p 6/8 turns 1.6p -2.5 -2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0. VG (V) 圖 2.23 PMOSFET 受垂直通道(Transverse)壓縮應變應力，C-V 變化圖. Longitudinal NMOS. 0.5 0.0 ΔIDsat/IDsat %. -0.5 -1.0 -1.5 -2.0 -2.5. FUSI+Low Tensile W/L=10um/10um VG=1.2V, VD=1.2V SOI=500A SOI=700A SOI=900A. -3.0 -3.5. 0. 10. 20. 30. 40. 50. Compressive (MPa) 圖 2.24 NMOSFET 在固定 Low Tensile 下受平行通道(Longitudinal)壓縮應變應力，改 變不同 SOI 厚度的電流變化比較圖 27.
(37) Longitudinal PMOS. 4. ΔIDsat/IDsat %. 3. FUSI+Low Tensile W/L=10um/10um VG=1.2V, VD=1.2V SOI=500A SOI=700A SOI=900A. 2 1 0. 0. 10. 20. 30. 40. 50. Compressive (MPa) 圖 2.25 PMOSFET 在固定 Low Tensile 下受平行通道(Longitudinal)壓縮應變應力，改變 不同 SOI 厚度的電流變化比較圖. Transverse NMOS FUSI+Low Tensile W/L=10um/10um VG=1.2V, VD=1.2V. ΔIDsat/IDsat %. -0.5 -1.0 -1.5 -2.0 -2.5. SOI=500A SOI=700A SOI=900A. 0. 10. 20. 30. 40. 50. Compressive (MPa) 圖 2.26 NMOSFET 在固定 Low Tensile 下受垂直通道(Transverse)壓縮應變應力，改變 28.
(38) 不同 SOI 厚度的電流變化比較圖. Transverse PMOS FUSI+Low Tensile W/L=10um/10um VG=1.2V, VD=1.2V. ΔIDsat/IDsat %. 0. SOI=500A SOI=700A SOI=900A. -1 -2 -3 -4. 0. 10. 20. 30. 40. 50. Compressive (MPa) 圖 2.27 PMOSFET 在固定 Low Tensile 下受垂直通道(Transverse)壓縮應變應力，改變 不同 SOI 厚度的電流變化比較圖. 29.
(39) 第三章 環型振盪器(Ring Oscillator)的壓阻特性研究. 此章節將利用上章節所述對 NMOSFET 與 PMOSFET 元件壓阻特性研究結果來對 CMOS 組成的環形振盪器加以研究，探討環形振盪器在壓縮應變應力下，頻率受其壓阻 影響而產生的漂移，以完成壓阻感測的應用，並藉由環形振盪器當做測試電路來探討元 件的效能。. 3.1. 環型振盪器簡介 環形振盪器為一般測試電路中最常見的測試電路結構，可由其產生的震盪頻率來分. 析製程的能力，並可由量測的數據與模擬做比較，以觀察模型參數的準確性與實際性。 故此類電路為最典型的測試電路。 主要結構由奇數個 CMOS 反向器組成，並讓 N、PMOS 元件操控在飽和區與截止 區下動作，由輸入電壓大小決定為 1→0→1→….或 0→1→0→…的數位輸出，再藉由一 個回授使其產生一個共振槽，另外由於 NMOS 的載子漂移率比 PMOS 的載子漂移率來 的快，通常會調整兩元件的通長度或寬度使其速度均等，架構如圖 3.1 所示。環形振盪 器的共振頻率可由下式(3.1)推導，(3.1)式中的 NMOS 和 PMOS 的通道長度和寬度、K 值和截止電壓分別以 Ln、Wn、Kn、Vtn 及 Lp、Wp、Kp、Vtp 來表示，另外假設元件內部 的電容和外在走線的寄生電容為 Ctotal 和 Cload，及 CMOS 反向器的數目為 N 個，Rn 及 Rp 為元件導通後的電阻。. f =. 1 1 1 = = N ⋅ T N ( R ⋅ C ) N ⋅ ( Rn + R p )(Ctotal + Cload ) 1. = N ⋅(. VDD W K n n (VDD − Vt n ) 2 Ln. (3.1). V DD. + Kp. Wp Lp. )(C total + C load ). (V DD − Vt p ). 30. 2.
(40) 從式中可知影響環形振盪器的延遲速度包括有：VDD 電壓的大小、元件內部的電容 及 K 值、通道長度和寬度和外部走線的寄生電容值等。. 3.2 環型振盪器電性量測 3.2.1 實驗量測方法及參數設定 本實驗利用晶圓上的環形振盪器來做壓阻的應變應力實驗，晶圓上的環形振盪器由 一個緩衝器(Buffer)再加上 53 個 CMOS 反向器組成，CMOS 內的 NMOS 元件通道長度 和寬度為 0.09μm 和 0.45μm，PMOS 元件通道長度和寬度為 0.09μm 和 0.9μm。環形振 盪器電性量測上使用探針座(DC Probe Station)和電源供應器(Power Supply)來施加電 壓，在輸出接上 8563EC 頻譜分析儀(Spectrum analyzer)及 DSO8104A 示波器(Scope)， 觀察其振盪頻率和輸出波行，分別施加 1.3V、1.5V 及 1.7V 了解電壓對頻率的變化趨勢， 以及將電路放在特製夾具上，施以壓縮應變應力來觀察其頻率變化。圖 3.2 說明所用儀 器量出的參數，表 3.1 說明量測參數的設定。. 3.2.2 應用環型振盪器測試元件效能 圖 3.3 為環形振盪器在電壓施加 1V 時的示波器波形。圖 3.4 和圖 3.5 為在三個不同 電壓(1.3、1.5 和 1.7V)，並固定元件為 Low tensile 應力應變下，對不同 SOI 厚度 (SOI=700A、SOI=900A)的頻譜量測，從圖中可以明顯發現驅動電壓的大小影響振盪頻 率，隨電壓越高頻率也越高，再者可以發現 SOI 厚度 900A 的每點電壓(1.3、1.5 和 1.7V) 頻率大於 SOI 厚度 700A，其可能原因為 SOI 厚度越厚其受元件的垂直電場影響越小和 散射率也越小，致使元件內部的通道平行傳輸受其垂直影響較小，所以其速度較快 [7,22]。圖 3.5 到圖 3.7 為在三個不同電壓(1.3、1.5 和 1.7V)，並固定 SOI 厚度(900A)下， 對三種不同應變應力(Low tensile、high tensile and high compressive)下的頻譜量測，從圖 31.
(41) 中可以發現元件在高伸張應變應力下與高壓縮應變應力下，頻率都比低伸張應變應力下 來的高，主要原因為應變矽的技術使載子的移動率增加，但其效果不明顯，可以歸因於 CMOS 為 NMOSFET 與 PMOSFET 組成的元件，而單軸應變矽的技術在高伸張應變應 力方面使 NMOSFET 效能提升而退化 PMOSFET，反之高壓縮應變應力使 PMOSFET 效 能提升而退化 NMOSFET，所以此一消一長使得頻率變化不明顯。. 3.2.3 應用環型振盪器之壓阻感測 圖 3.8 為環形振盪器驅動電壓 1.3V 在平行通道(Longitudinal)受壓縮應變應力的頻譜 變化，選擇 SOI 厚度 900A 和 High Compressive 的元件來做此實驗，從圖中可以看出振 盪頻率隨壓縮應變應力越大其頻率也越大，其主要原因和上章節所訴的結果相呼應：當 元件受平行通道方向壓縮應變應力下，NMOSFET 元件電流效能下降，PMOSFET 元件 電 流 效 能 上 升 ， 而 從 壓 阻 係 數 的 推 導 可 知 PMOSFET 電 流 效 能 上 升 的 影 響 大 於 NMOSFET 電流效能下降的影響。圖 3.9 為環形振盪器驅動電壓 1.3V 在垂直通道受壓 縮應變應力的頻譜變化，一樣選擇 SOI 厚度 900A 和 High Compressive 的元件來做此實 驗，從圖中可以看出振盪頻率隨壓縮應變應力越大其頻率下降，主要原因也和上章節所 述結果相呼應：當元件受垂直通道(Transverse)壓縮應變應力下，NMOSFET 與 PMOSFET 元件電流效率均下降。 圖 3.10 為不同 SOI 厚度(700A 和 900A)與 SOI 厚度 900A 受壓縮應變應力下的延遲 時間(Delay time；τ)比較圖，圖中橫軸為環形振盪器操作電壓(1.3、1.5 和 1.7V)的倒數； 從圖中可以看出 SOI=900A 的環形振盪器在受到壓縮應變應力下，使電路性能退化，但 其最終退化程度的結果還是高於 SOI=700A 的效能，另外 SOI=900A 受平行通道受壓縮 應變應力，從上述實驗結果來看，其電路效能應有所提升，但其卻有往下降的趨勢，其 主要可能原因為環形振盪器內受製程變異變化所造成，可由下式(3.2)到(3.5)來說明，In、 Ln、Wn 和 Ip、Lp、Wp 為 NMOSFET 和 PMOSFET 元件的電流、通道長度和寬度，一般 NMOSFET 元件的載子漂移率大約大於 PMOSFET 元件的兩倍，所以為了平衡大多將. 32.
(42) PMOSFET 元件通道寬度加寬兩倍，可由(3.3)式假設出 τ=1.5，另外在藉由上章實驗平 行通道方向受壓縮應變應力，其 NMOSFET 和 PMOSFET 元件在 6/8 圈(45.7MPa)受其 壓阻變化率約為-1%和 6%來算，如式(3.4)其 τ=1.48，接著假設今其元件受製程變異， NMOS 元件通道長度變易 5%，其 τ=1.53，如下式(3.5)，由此可知製程的變異易影響電 路的效能。. τ≈. 1 1 1 1 + ≈ + I n I p Wn W p Ln Lp. τ≈. 1 1 + ≈ 1 .5 1 2 1 1. τ≈. 1. τ≈. 3.3. 1 * (1 − 1%) 1. (3.2). (3.3). +. 1. ≈ 1.48. (3.4). 1 ≈ 1.53 2 * 1.06%. (3.5). 2 * (1 + 6%) 1. 1 1 * 99% 1 * (1 + 0.05). +. 應用於壓阻感測之環型振盪器電路 本章節將利用上述實驗的結果，使用 CIC TSMC 0.35 μm Mixed-Signal 2P4M. Polycide 3.3/5V 資源下線，完成壓阻感測之研究。. 3.3.1 架構說明 目前 CMOS 射頻積體電路中有兩種結構較常見的振盪器，分別係為環形振盪器 (Ring Oscillator)與 LC 諧振振盪器(LC-tank-Oscillator)，前者優點為其所佔晶片面積較 小、輸出振幅較大、擁有較寬可調頻率範圍、有多相位之能力、且較易與鎖相迴路(Phase lock loop)做整合，但其在高頻時，由於主動元件本身的雜訊源較多，所以主動元件較多 的環形振盪器在相位雜訊表現上不及使用 LC 諧振振盪器。後者 LC 諧振振盪器最大優 點為相位雜訊的表現較佳，缺點為可調頻率範圍較小、被動元件易受製程影響造成頻率 33.
(43) 漂移。 於使用感測器時，重要者為首先必須了解其基本原理與性質，所以本次實驗以壓阻 電晶體為主軸，設計一個環形振盪器電路為壓阻感測器。而本次設計的環型振盪器電路 主要為在受到壓縮應變應力下，觀察其造成頻率的漂移，而不著重在電路本身的性能， 如圖 3.11，其電路結構主要分為兩項： (1)藉由九級的 CMOS 反向器連接和回授的應用產生振盪。 (2)在輸出端藉由電容和電阻的連接將 DC 的電壓消掉以避免在儀器測量時損壞。. 3.3.2 設計流程與電路模擬結果 本電路元件選擇使用 TSMC 0.35 μm 3.3 V 的 CMOS Model。在設計環型振盪器 時，首先為尋找適合的電晶體偏壓條件與尺寸，然後依照原理分析，反覆模擬，以符合 要求，最後完成整體電路設計。圖 3.12 所示，為學生對本實驗研究完整的設計流程圖。 本次電路設計中我們使用了 Hspice 來分析電路特性，使用的 Model 為台積電 (TSMC) 所提供的 TSMC 0.35 μm 元件模型與製程資料所需之元件庫建立。以下的模擬 結果，我們將分為四大項來進行說明，用完整且完善的模擬程序來達到準確的晶片性能： 1.未考慮製程變異與layout寄生量下，正常的模擬結果 (Pre-Simulation) ： 藉由 Hspice 模擬暫態(Transient)和頻譜(Spectrum)分析，其在操作電壓為 3.3V 時， 操作頻率為 440.88MHz 而功率消耗為 1.4937mW，如圖 3.13 到圖 3.15。 2.考慮製程變異(TT、FF、SS、SF、FS)及溫度變化下，模擬各種電路特性的變化與比較 (Pre-Simulation) ： 在模擬製程變異中，台積電提供了幾項 Option 可供設計者列入設計參考。例如： 3.3V 和 5V 的操作元件電壓規格( 3.3V Normal devices & NMOS with ESD implant with different geometric and corner models = .LIB TT， 5V normal devices & 5V NMOS with ESD implant with different geometric and corner models = .LIB TT_5V )，其中 TT、FF、 SS、SF、FS 分別代表為元件操作在正常情況下(Typical NMOS Typical PMOS model)、 34.
(44) 元件操作在快速情況下(Fast NMOS Fast PMOS model)、元件操作在較慢情況下(Slow NMOS Slow PMOS model)、元件 NMOS 與 PMOS 分別操作在慢速與快速情況下(Slow NMOS Fast PMOS model)、及元件 NMOS 與 PMOS 分別操作在快速與慢速情況下(Fast NMOS Slow PMOS model)的製程變異。在表 3.2 為考慮製程變異時特性變化的模擬特性 表。而ㄧ般模擬以 FF、SS、TT 為主但為求製作後 IC 之穩定性考慮周詳是必須的功夫， 所以也將 SF、FS 作為本次預估的考量參數。 另外在 Hspice 環境模擬下未設定溫度為室溫 25℃，所以分別以 -25℃、50℃及 100℃下模擬電路工作時的變化情形，並由此可知電路在不同溫度下的狀況。作此模擬 是為確保電路在嚴苛的環境下，電路對環境溫度的可靠性，如表 3.3 則為考慮溫度變異 後的電路規格表。. 3.考慮電路佈線後之效應模擬與結果 (Post-Simulation)： 為了確保與確認layout走線對電路的特性的影響，其使用 Hspice做 PEX 的模擬。 如下圖3.16和圖3.17為模擬後結果。 4. 考慮電路佈線後之(Post-Sim)+製程變異(TT、FF、SS、SF、FS)效應+溫度變化下模擬 與結果 (Post-Simulation) ： 考慮 Post-Sim + 製程變化(TT、FF、SS、SF、FS)之電路特性，如表 3.4 所示。考 慮 Post-Sim + 溫度變化(-25℃、50℃及 100℃)之電路特性，如表 3.5 所示。 表 3.6 為 Pre-Simulation 和 Post-Simulation 的比較圖與預計規格表。而本次學生知 道在設計環型振盪器方面還有許多方面沒有考慮到，像是 Phase noise、阻抗的匹配等 等，所以學生將頻段設計在低頻避開高頻會產生的許多效應。但本次設計的電路在應用 上是用在壓阻感測器方面，在文獻上沒有感測器的規格及頻段，而主要目標是經由壓縮 應變應力下的壓阻變化觀察其頻率的改變，藉而達到壓阻感測器上的應用。. 3.3.3 整體電路佈局圖與量測考量 Layout 上，在 VDD 與 Ground 之間放了三顆電容，來降低輸入直流電壓時的雜訊 35.
(45) 流入電路，使其雜訊在交流時流入 Ground，此晶片面積為 0.628 x 0.627 mm2，圖 3.18 為電路佈局圖，圖 3.19 為實際電路圖。 量測上需將所設計電路放在一塊長 4cm 和寬 1cm 的矩形矽基板上，再將其放在特 製的模具上施加壓縮應變應力以測量，所以需要特別的切割，圖 3.20 為平行通道方向 (Longitudinal)的切割，圖 3.21 為垂直通道方向(Transverse)的切割，此外 Pad 的設計，尺 寸為 110μm×110μm，pitch 為 150μm，方便使用 Pitch 為 100μm 和 150μm 的 GSG 探針 量測。. 3.3.4 量測與討論 圖 3.22 為量測頻譜圖，其震盪頻率為 171.5MHz，圖 3.23 為量測波形圖。就其頻飄 問題和輸出強度下降，以下將列出四點可能因素： 1.走線畫的太小，使其寄生電組變大。 2. Layout 上，在 VDD 與 Ground 之間放了三顆電容，以降低輸入電壓時的雜訊流入電 路，其效應可能不大；應放在 VDD 與 Ground 走線之間，其效應可能較大。 3.為了使電路密度平衡，避免電路塌掉的 Dummy 應接上 Ground 來避免電磁干擾。 4.輸出端上與走線交錯到，可能輸出訊號受寄生電容影響。 圖 3.24 為經過考量後修改的電路佈局圖，圖 3.25 和圖 3.26 為修改後的頻譜分析與 暫態分析圖，從圖中可以發現頻飄問題仍沒有改善，所以就其原因可能與元件操作在 FS 與 SS 製程變易下影響最高，因其在這製程變易下與量測的結果最相近。 雖電路特性不理想，但應用在壓阻感測實驗是足夠的。另外，由於 CIC 給的晶片 為非 SOI(100)晶向的矽基板，與之前量測的晶片特性不同，所以參考[1]的壓阻係數與 利用式(2.3)和(2.4)反推載子移動率的變化帶入電路下模擬，去預測電路受到壓縮應變應 力後，頻率的改變狀況，表 3.7 為載子移動率推算後的變化，圖 3.27 和圖 3.28 為電路 在平行通道和垂直通道下受壓縮應變應力的模擬圖，其結果亦是在平行通道下受壓縮應 變應力，隨著應力越大頻率往上升，反之垂直通道下，隨著應力越大頻率往下降。圖. 36.
(46) 3.29 為平行通道下受壓縮應變應力影響的實際量測圖，從圖中可以發現其頻率也是隨著 應力上升而上升，圖 3.30 為垂直通道下受壓縮應變應力影響的實際量測圖，從圖中可 以發現其頻率也是隨著應力上升而下降，其兩圖結果與模擬結果趨勢吻合，而圖 3.31 為量測與模擬在受壓阻效應下頻率變化率的比較圖，從圖中可以看出量測的變化小於模 擬的變化，其主要原因可能為在設計電路時選用 NMOSFET 與 PMOSFET 元件的通道 長度為 0.35μm，而從上章節所述，小尺寸元件其內部寄生效應較嚴重，所以小尺寸元 件的變化較小，進而影響了壓阻效應對電路的變化，造成模擬與量測上的差距。. 37.
(47) 圖 3.1. 環形振盪器示意圖. Vo. 示波器 (DSO8104A Scope). T. 探針座(DC Probe Station) dBm. 電源供應器(Power Supply). 頻譜分析儀 (Spectrum Analyzer 8563EC). 圖 3.2. 所用儀器量出的參數 38. f.
(48) 0.09nm Ring Oscillator (Parallel-Poly structure) Device parameter. Pad name and number. Rd22. Wp/Wn. Comment. Enable. VCC. VCCB. VSS. O/P. Inverter-53. 2*(0.9/0.45). L=90nm;F.O.=1. 1. 2. 7. 4. 3. Pad Parameter. Parameter Setup. Ring Enable. 0V→1.5V. VCC. 1.3、1.5、1.7V. VCCB. 1.3、1.5、1.7V. VSS. GND. 表 3.1. 圖 3.3. 量測參數設定. 環形振盪器施加 1V 時波形，Freq=175.22KHz. 39.
(49) Amplitude (dBm). 0. FUSI+Low Tensile+SOI=700A. -20. 1.3V-382.5KHz 1.5V-532.5KHz 1.7V-642.5KHz. -40 -60 -80 -100 0.0. 400.0k. 800.0k. 1.2M. 1.6M. Freqency (Hz) 圖 3.4. 環形振盪器在 Low Tensile 與 SOI 厚度 700A 下的頻譜圖. Amplitude (dBm). 0. FUSI+Low Tensile+SOI=900A. -20. 1.3V-427.5KHz 1.5V-652.5KHz 1.7V-820KHz. -40 -60 -80 -100 0.0. 400.0k. 800.0k. 1.2M. 1.6M. Freqency (Hz) 圖 3.5. 環形振盪器在 Low Tensile 與 SOI 厚度 900A 下的頻譜圖 40.
(50) Amplitude (dBm). 0. FUSI+High Tensile. 1.3V-485KHz 1.5V-695KHz 1.7V-852.5KHz. SOI=900A. -20 -40 -60 -80 -100 0.0. 400.0k. 800.0k. 1.2M. 1.6M. Freqency (Hz) 圖 3.6. 環形振盪器在 SOI 厚度 900A 與 High Tensile 下的頻譜圖. Amplitude (dBm). 0. FUSI+High Compressive SOI=900A. -20. 1.3V-507.5KHz 1.5V-667.5KHz 1.7V-840KHz. -40 -60 -80 -100 0.0. 400.0k. 800.0k. 1.2M. 1.6M. Freqency (Hz) 圖 3.7. 環形振盪器在 SOI 厚度 900A 與 High Compressive 下的頻譜圖 41.
(51) Ring Oscillator Longitudinal. Amplitude (dBm). 0 -20 -40. 1.3V 0-507.5KHz 1/8 turn-512.5KHz 2/8 turns-532.5KHz 3/8 turns-610KHz 4/8 turns-627.5KHz 5/8 turns-632.5KHz 6/8 turns-635KHz. -60 -80 -100. FUSI+High compressive+SOI=900A. 0.0. 400.0k. 800.0k. 1.2M. 1.6M. Freqency (Hz) 圖 3.8. 環形振盪器驅動電壓 1.3V 在平行通道(Longitudinal)受壓縮應變應力的頻譜變化. Ring Oscillator Transverse. Amplitude (dBm). 0. FUSI+High Compressive+SOI=900A. -20 -40. 1.3V. 0-627.5KHz 1/8 turn-617.5KHz 2/8 turns-610KHz 3/8 turns-605KHz 4/8 turns-595KHz 5/8 turns-587.5KHz 6/8 turns-445KHz. -60 -80 -100 0.0. 400.0k. 800.0k. 1.2M. 1.6M. Freqency (Hz). 圖 3.9. 環形振盪器驅動電壓 1.3V 在垂直通道(Transverse)受壓縮應變應力的頻譜變化. 42.
(52) 3.0. τ (ms). 2.5. FUSI+Low Tensile SOI=700A SOI=900A 6/8 turns=45.7MPa Longitudinal+SOI=900A Transverse+SOI=900A. 2.0 1.5 1.0. 0.6. 0.7. 0.8. 1/VDD (1/V) 圖 3.10. 不同 SOI 厚度(700A 和 900A)與 SOI=900A 在壓縮應變應力下的延遲時間(τ)比 較圖. (1) (2). 圖 3.11. 環形振盪器電路架構圖. 43.
(53) 由 MOSFET 元件得證此結果. 進行電路構思. 根據設計，利用電路模擬軟體(Hspice)設計達到要求 [微調電路]. 進要求 利用Cadence Virtuoso 進行layout，並對已佈局的電路進行DRC、LVS. 驗證無誤後，進行PEX，將產生的netlist檔代入HSPICE再進行模擬. 進行Post- Simulation，檢驗是否符合設計規格 NO. YES 報告之整理、撰寫與下線. 圖 3.12. 環形振盪器設計流程圖. 44.
(54) 圖 3.13. 頻譜分析模擬，Freq=440.88MHz. 圖 3.14. 暫態分析模擬，Freq=440.88MHz. 圖 3.14. 暫態分析模擬，Freq=440.88MHz. 圖 3.15. 功率消耗模擬，POUT=1.4937 mW. 45.
(55) Pre-Simulation. Operation Voltage：3.3V. Frequency (MHz) POUT (mW). TT 440.88 1.4937. 表 3.2. Pre-Simulation. FF 655.31 1.7607. SS 304.61 1.2401. SF 450.9 1.6179. FS 430.86 1.3747. 製程變異的模擬結果(Pre-Simulation). Operation Voltage：3.3V. Frequency (MHz) POUT (mW) 表 3.3. -25℃ 494.99 1.6305. 50℃ 418.84 1.446. 溫度變異的模擬結果(Pre-Simulation). 46. 100℃ 384.77 1.3809.
(56) 圖 3.16. 頻譜分析 Post-Sim 模擬， Freq=230.46MHz. 圖 3.17. 頻譜分析 Post-Sim 模擬， Freq=228.6MHz. 47.
(57) Post-Simulation. Frequency (MHz) 表 3.4. Post-Simulation. Frequency (MHz) 表 3.5. Operation Voltage：3.3V TT 230.46. FF 318.64. SS SF 160.32 232.46. FS 226.45. 製程變異的模擬結果(Post-Simulation). Operation Voltage：3.3V -25℃ 248.5. 50℃ 222.44. 100℃ 208.42. 溫度變異的模擬結果(Post-Simulation). Operation Voltage：3.3V. Frequency (MHz) POUT (mW) 表 3.6. Pre-Simulation 440.88 1.4937. Post-Simulation 230.46 -. Pre-Simulation 和 Post-Simulation 的比較圖與預計規格表. 48.
(58) VDD. Ground. Ground. Vout. Ground. 圖 3.18. 電路佈局圖. 圖 3.19. 實際電路圖 49.
(59) 圖 3.20. 圖 3.21. 平行通道方向(Longitudinal)的切割. 垂直通道方向(Transverse)的切割. 50.
(60) 圖 3.22. 量測頻譜圖，震盪頻率為 171.5MHz. 圖 3.23. 量測波形圖，振盪頻率為 193.6MHz 51.
(61) 圖 3.24. 修改後的電路佈局圖. 52.
(62) 圖 3.25. 經過修改後的頻譜分析圖，Freq=222.4MHz. 圖 3.26. 經過修改後的頻譜分析圖，Freq=226.55MHz. 53.
(63) 圖 3.27. 電路在平行通道下受壓縮應變應力的模擬圖. 54.
(64) 圖 3.28. 電路在垂直通道下受壓縮應變應力的模擬圖. 55.
(65) Mobility Variation by Piezoresistive Coefficients Screw turns 1/4 turns 2/4 turns 3/4 turns. Longitudinal NMOS PMOS -0.158% 0.365% -0.634% 1.459% -1.426% 3.282% 表 3.7. -20. 載子移動率推算後的變化. Ring Oscillator Longitudinal Operation Voltage: 3.3V. -30 Amplitude (dBm). Transverse NMOS PMOS -0.089% -0.337% -0.358% -1.347% -0.804% -3.03%. -40. 0 -190.0KHz 1/4 turn -190.0KHz 2/4 turns-191.7KHz 3/4 turns-192.5KHz. -50 -60 -70 -80 -90 100M. 200M. 300M. 400M. 500M. 600M. Frequency (Hz) 圖 3.29. 平行通道下受壓縮應變應力影響的實際量測圖. 56.
(66) -20. Ring Oscillator Transverse Operation Voltage: 3.3V. Amplitude (dBm). -30 -40. 0 -186.7KHz 1/4 turn -185.8KHz 2/4 turns-185.0KHz 3/4 turns-184.2KHz. -50 -60 -70 -80 -90 100M. 200M. 300M. 400M. 500M. 600M. Frequency (Hz) 圖 3.30. 垂直通道下受壓縮應變應力影響的實際量測圖. 2 1 ΔF/F %. longitudinal (0o). 0. transverse (90o). -1 -2 -3. Solid line: simulation Dash line: experimental. 0. 10. 20. 30. 40. 50. Stress (MPa) 圖 3.31. 量測與模擬受壓阻效應下頻率變化率的比較圖 57.
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