Delta Sigma Modulation Pulse Width Modulation SNR Depends on OSR and the
order of the modulation.
Easily over 100dB at 400KHz.
Input Range One-bit modulator only stable at 50% Modulation.
Almost stable at 100%
Modulation.
Distortion No distortion generated by modulation schemes.
Adds distortion in many modulation schemes.
EMI Issue Low peak value provide EMI advantage.
Produce EMI with AM radio band.
表 4-1 三角積分調變與脈衝寬度調變之比較
4-1-1 D 類功率放大器
本論文調變方式採用三角積分調變減少傳統脈衝調變產生之電磁干擾現象，
整體電路方塊如第二章圖 2-6 所示，D 類放大器的輸出級電路實現可以分成半橋 (Half-Bridge)與全橋式(Full-Bridge)的應用，如圖 4-1 所示。對應的調變器為單端及 全差動組態，儘管全差動最大好處在於可消除偶次項的諧波及直流偏差，然而必 須付出兩倍的電路面積與功耗，兩者的比較如表 4-2 所示[30]。本論文選用全橋式 以提升線性度及 PSRR。
Gate Driver Gate Driver Gate Driver
(a) (b)
圖 4-1 D 類放大器輸出級 (a)半橋式 (b)全橋式
Half Bridge Full Bridge
Current and Area 1 ~2
Harmonic Distortion Includes all Harmonics. No even order harmonics.
DC Offset Adjustment is needed. Can be cancelled out.
PSRR Worst Better
表 4-2 半橋式與全橋式輸出級比較表
輸入訊號調變成數位訊號後，須經由驅動電路去推動功率電晶體以放大功率，
然而根據圖 4-1 來說，切換功率電晶體的控制訊號必須注意不能讓同一路的功率電 晶體同時打開，此時將會有極大電流從電壓源直接流至接地端，造成極大的切換 損耗，電路亦會產生一小段的不動作時間，為了避免這個問題，一般會在驅動電 路內增加控制電路(Dead Time Control Circuit)，將兩顆功率電晶體的導通時間錯開，
錯開的時間越長，切換時的損耗電流越小。但整體放大器會因為此短暫時間的不 功率放大器電源功率可表示為功率電晶體線性區電阻(Pon_resistor)、切換功率損耗 (Psw)、寄生電容損耗功率(Ppar.)及負載功率(PL)的總合[31]，我們可將式 (4.1)改寫
將式(4.3)移項後，可得
線性度主要以總諧波失真(THD：Total Harmonic Distortion)作為指標，訊號在 經過功率放大後，產生的延遲會產生非線性諧波項，而總諧波失真則為所有諧波
來實現。但對於離散積分器的運算放大器而言，考量系統速度的需求，我們至少 必須設計使單位增益頻寬(Unity Gain Bandwidth)為取樣頻率的五倍以上，亦即至少 需要 50MHz 的單位增益頻寬，若再考量製程變異因素，設計難度將提升。因此我 們選擇使用三階調變器，如此達到需要的訊噪比之取樣頻率約 5MHz，單位增益頻 寬需求約 25MHz。架構上我們不選擇 MASH 架構是為了避免類比及數位方塊時序 的不匹配造成額外的失真，並且三階 MASH 輸出會有八個位準，對於 D 類放大器 的基本組態來說，需要另外將輸出轉換成一個位元才能使用。本論文選取第二章 的 CIDIDF 組態，主要優點在此架構相較於基本 CIDF 架構來說，輸入訊號是依照 一定比例分布在每一級積分器的輸入，對輸入訊號來說積分器誤差成分造成的影 響較小。另外，調變器內的運算放大器的增益只須超過 60dB，整體的 SNR 特性將 近似於理想狀態[32]，針對此架構下不同運算放大器直流增益對調變器的影響如圖 4-2 所示。調變器之設計規格如表 4-3 所示。
圖 4-2 運算放大器直流增益對系統之影響
Tech. TSMC 0.35um Supply Voltage 3.3 V Modulator Order 3
Architecture CIDIFF Max. Input Voltage 3.3 V
C.M. Voltage 1.65 V Signal Bandwidth 20Hz ~ 20kHz
Sampling Rate 5.12 MHz
OSR 128
SNDR 85 dB
ENOB 14 Bit
OTA Gain 60 dB OTA UGB 50 MHz
OTA P.M. 60°
表 4-3 三角積分調變器之規格表
4-2-2 調變器行為模擬與電路架構
我們選擇改良後的 CIDIFF 架構，此架構的特色在於每級積分器的輸入端都是 由輸入訊號以及前級積分器輸出的組合，因此受到電路誤差的成分因素較小，內 部訊號較接近理想狀態，同時能使調變器更易穩定。行為模擬之所有參數使用 MATLB 之工具箱計算[33]，依照電路規格設定的單端電路組態之行為模擬方塊如 圖 4-3 所示。其中輸入為音頻訊號頻段的弦波，以數學模式模擬電路運算的結果。
圖 4-3 三階三角積分調變器行為模擬
模擬結果的輸出將存至 MATLAB 的矩陣內，再將輸出串流位元取快速傅立葉轉換 (FFT)，可得出調變器之輸出頻譜以及計算對應輸入的 SNDR 值，我們可以從系統 模擬中確定所計算之參數是否可以達到雜訊整形的效果，並確認系統的最大輸入 範圍及系統是否穩定。以 5.625k 輸入弦波之最大 SNDR 為 93.27dB，動態範圍約 為 112dB。其輸出頻譜及輸入動態範圍之模擬結果分別如圖 4-4(a)、(b)所示。
(a)
(b)
圖 4-4 三角積分調變器之行為模擬結果 (a)輸出頻譜 (b)輸入動態範圍
調變器之行為模擬為單端組態，實際實現為全差動組態，採用離散積分器完 成積分函數時對應的系統架構如圖 4-5 所示。
INP INN
VCMVCM VCM
VCM CS1 CS1
CS2 CS2
CF3
CI2 CI2
CI1 CI1
VREF+ VREF- VREF-
VREF-φ1φ2
CF2 φ1 φ1d CF3 VCM VREF+
CFB1
CFB1 φ2d
P1 P1N1
N1Cin2INP CS3 CS3
CI3 CI3
Cin3INN Cin2INN
VCM VCM
φ2d φ2d φ2dφ1d φ1d
圖 4-5 三階三角積分器系統架構
4-2-3 全差動運算放大器
當共模電壓Vcm高於所需要的共模電壓Vcmref時，M13、M11 電流將增加，導致 M13之汲級電壓將下降，對應到M3、M4的閘級電壓亦下降，使得M3、M4汲級電 壓上升，連動使得M6、M7汲汲電壓下降，迫使共模電壓下降。若共模電壓低於設 定電壓，共模回授電路將會反向操作，迫使共模電壓上升到所需電壓。整體動作 將穩定共模電壓在我們需求的電壓位準。
以 TT-Corner 條件的前模擬(Pre-Sim)運算放大器的頻率響應結果如圖 4-7，可 以得出直流增益為 72.8 dB，相位邊界為 75°，靜態電流為 1.25mA，靜態功率損耗 約為 4.12mW。各個製程角落模擬結果整理如表 4-4。
圖 4-7 前模擬運算放大器之頻率響應 (TT Corner)
Corner DC Gain P.M. U.G.B. IQ PQ TT 72.8 dB 75° 83 MHz 1.25 mA 4.12 mW FF 65 dB 68° 114 MHz 1.93 mA 6.38 mW SS 75.8 dB 85° 50.3 MHz 768.4 uA 2.54 mW FS 68.6 dB 64° 94.6 MHz 1.72 mA 5.69 mW SF 75.6 dB 65° 131 MHz 857.1 uA 2.83 mW
表 4-4 考慮製程變異之運算放大器的前模擬結果
以 TT-Corner 條件的後模擬(Post-Sim)運算放大器的頻率響應結果如圖 4-8，可 以得出直流增益為 73.3 dB，相位邊界為 73°，靜態電流為 1.22mA，靜態功率損耗 約為 4.03mW。各個製程角落的前模擬結果整理如表 4-5。各製程角落的後模擬結 果皆符合預期規格。
圖 4-8 後模擬運算放大器之頻率響應 (TT Corner)
Corner DC Gain P.M. U.G.B. IQ PQ
TT 73.3 dB 77° 80.7 MHz 1.22 mA 4.03 mW FF 65.4 dB 72° 110 MHz 1.89 mA 6.22 mW SS 76.5 dB 85.7° 50 MHz 756.4 uA 2.50 mW FS 69.1 dB 68° 90.2 MHz 1.69 mA 5.56 mW SF 76.2 dB 60° 121 MHz 842.2 uA 2.78 mW
表 4-5 考慮製程變異之運算放大器的後模擬結果
4-2-4 交換式電容積分器
應用前小節的OTA電路以及適當的切換開關即可實現想要的交換式電容積分 器 ， 首 先 我 們 必 須 特 別 注 意 在 切 換 時 取 樣 端 電 容 之 時 脈 電 荷 注 入 (Clock Feedthrough)問題，倘若電荷經由開關電晶體的時脈影響，透過寄生小電容Cgs注入。
那麼注入的電荷將直接積分到輸出端，產生誤差。此狀況可依靠正確的切換訊號
圖 4-10 時脈電荷注入對三角積分調變器之影響
積分器的開回路的頻率響應如圖 4-11 所示，由圖中可確定積分器閉迴路的穩定狀 況。
Magnitude
Phase
圖 4-11 積分器開回路頻率響應
總和以上需求，三角積分調變器需要兩組非重疊的反向訊號φ1、φ2，在這兩組反
以差動組態積分器之輸入相關雜訊能量Vn2 (Input-referred Noise Power)可表示為 [35]：
假設我們設定SNR大約 100 dB估算，我們容許訊號頻段內之總熱雜訊能量V2n,inband
V1、V2、V3電位依照CF1、CF2、CF3的比例反映在V4節點，爾後再連結至比較器 比較相加結果，我們可將V4表示為
1 1 2 2 3 3
4
1 2 3
F F F
F F F
V C V C V C
V C C C
+ +
= + + (4.24) 由式(4.24)可得出比例加法的輸出結果，應用在積體電路中，由於電容比例精確度 高，所以輸出結果就可以非常精準。
4-2-7 三角積分調變器模擬結果
三階三角積分調變器使用 H-Spice 軟體模擬，我們主要以固定頻率 5.625KHz，
各種不同振幅之弦波做為輸入訊號，此頻率訊號的三階項依然會落在訊號頻段內，
方便我們觀察調變器輸入是否過大產生了三階諧波項。並且為了確保調變器穩定，
進行模擬時盡量將時間拉長以觀察各種輸入下調變器是否正常工作。以 TT 製程角 落之時域輸出結果如圖 4-15，其中弦波為輸入訊號，方波為單端輸出的結果。我 們可以從此圖中發現當輸入弦波值較大時，輸出方波裡高電位狀態所佔的比例較 高；反之輸入弦波值較小時，輸出方波低電位狀態比例亦較低。接著再對輸出方 波取 Hanning-Window 之快速傅立葉轉換(Fast Fourier Transform)，以濾除高頻項重 複進入低頻訊號頻段的成分，轉換成輸出頻譜後，可依轉換結果計算出調變器之 SNDR 等特性，考量製程變異的各種製程角落的前模擬結果如圖 4-16，其中輸入 為各角落產生最大 SNDR 之情形。
圖 4-15 三角積分調變器時域模擬結果
圖 4-16 調變器各製程角落之輸出頻譜圖
我們可以從各級積分器輸出結果觀察出輸入是否會造成調變器內部飽和，其結果 如圖 4-17。
圖 4-17 調變器內部各級積分器輸出波型
以不同輸入振幅所得出之 SNDR 結果可看出調變器的可接受輸入範圍，以各製程 角落之輸入動態範圍前模擬結果如圖 4-18 所示，可觀察出各角落最大之 SNDR 皆 超過 89 dB，輸入動態範圍約在 94 dB 至 105 dB 附近。整體三階三角積分調變器 之模擬結果如表 4-6，最差情況的 SNDR 約為 90 dB，最差之輸入動態範圍約為 94 dB，但模擬結果不論在何種製程角落皆符合設計規格。
圖 4-18 各製程角落之動態範圍的前模擬結果
TT FF SS FS SF
Peak
SNDR 93.22 dB 89.83 dB 94.04 dB 97.11 dB 93.19 dB ENOB 15.19 14.63 15.33 15.84 15.19
D.R. 100.2 dB 95.8 dB 100.2 dB 93.9 dB 105.2 PQ 12.36 mW 19.13 mW 9.5 mW 17.06 mW 11.19 mW
表 4-6 各製程角落之調變器的前模擬結果
各製程角落之輸入動態範圍的後模擬結果如圖 4-19 所示，可觀察出各角落最大之 SNDR 皆超過 87 dB，輸入動態範圍約略在 98 dB 至 102 dB 附近。整體三階三角積 分調變器之模擬結果如表 4-7，最差情況的 SNDR 約為 88 dB，最差之輸入動態範 圍約為 98 dB，但後模擬結果不論在何種製程角落皆符合設計規格。
圖 4-19 各製程角落之動態範圍的後模擬結果
TT FF SS
Peak
SNDR 90.61 dB 93.07 dB 87.84 dB ENOB 14.76 15.17 14.30
D.R. 98.2 dB 100.2 dB 99.0 dB PQ 13.91 mW 20.31 mW 10.64 mW 表 4-7 各製程角落之調變器的後模擬結果
4-3 D 類功率放大器設計
D 類放大器操作主要是將調變後訊號經由驅動電路推動功率放大器，再將原 始訊號經過濾波器還原成原始的類比訊號。坊間類比輸入且採用三角積分調變之 D
D 類放大器操作主要是將調變後訊號經由驅動電路推動功率放大器，再將原 始訊號經過濾波器還原成原始的類比訊號。坊間類比輸入且採用三角積分調變之 D