3-1 引言
如同前章所述，三角積分調變器可以應用在非整數的除頻器上，而非整數除 頻器是除小數頻率合成器中(Fractional-N Frequency Synthesizer)的關鍵部分，使用 非整數除頻器可以讓頻率合成器達到較小的通道頻率間距(Channel Bandwidth)和 較大的參考頻率同時存在，兼顧相位雜訊及鎖定速度[24]。
3-1-1 非整數除頻器
有別於一般的整數頻率合成器，除小數的應用是更有吸引力的。就一個鎖相 迴路(Phase Lock Loop)組態的頻率合成器來說，若使用整數除頻器，那麼可調整的 通道頻率間距將會是參考頻率(Reference Frequency)的整數倍。也就是說一個通道 頻率間距就等於輸入的頻率。然而對通道頻率間距較窄的應用規格來說，此限制 將會導致我們的輸入頻率較慢，那麼鎖相迴路的迴路頻寬(Loop Bandwidth)也將相 對受限，導致鎖定時間(Locking Time)無法加快。若選用非整數除頻器，那麼鎖相 迴路輸出頻率差值為 N•0
.
f，其中 0.
f 代表除頻器最小等效除數值、N 為一個自然 數。從前面的論述可以發現在相同的通道頻率間距下，非整數除頻器可以選用的 參考頻率相較於整數除頻器來說，可以提升(1/0.
f)倍，自然也可以選用較大的迴路 頻寬以增快鎖定時間。第二章說明過可利用三角積分調變器來切換多除數除頻器來達成除小數的效 果，其最小通道間距可以透過數位型式調變器的位元數來改變，例如輸入級使用
16-bit的累加器，那麼我們的輸入有 216種。若輸出位元為 1-bit，應用在除四除五 的除頻器上，就可以讓等效除數落在四與五的中間，每個通道間距將為可除頻率 間距的 1/216倍。此外，利用改變三角積分器的輸入，甚至可以製作出具有展頻 (Spread Spectrum)效果的頻率合成器[25]。
PD+CP
Multi-Modulus Divider
VCO
DSM Reference
Clock Output
K-bits Input
圖 3-1 非整數頻率合成器
3-1-2 電路架構
應用在非整數除頻器上的三角積分調變器是全數位的實現方式，依照架構上 的分類也可以將之分為單級[26]與多級迴路，單級 4-bit 輸入(最大位元為符號位元) 之電路模型如圖 3-2[27]；多級 1-1-1 如第二章圖 2-25 所示。其中數位的量化器稱 之為位元擷取器(Truncator)，用以擷取所需要的最高或最高數個位元，視同將累加 器的輸出結果加以量化。
z-1 z-1 z-1
Input 4 Output
Truncator
1
Tech. TSMC rf-018 Input Bits 16
Output Bits 4 (With 1 sign bit) Resolution 16
Operation Freq. 80 MHz Supply Voltage 1.2V Architecture MASH 1-1-1
Order 3
表 3-1 數位三角積分調變器規格表
3-2-1 行為模擬
製作三角積分調變器需要行為模擬來幫助我們確認選取的參數與架構是否正 確，並初步判定最大容許輸入值與系統是否收斂。我們以Matlab的Simulink以及 Verilog來模擬並驗證電路的運算是否正確。在此選用 16-bit的加法器來設計，使得 此調變器擁有 16-bit的解析度，值得注意的是，三階的調變器輸出的所有可能將是 23個位準，一般是從-3 到 4 的八個值。倘若我們輸入 42000 的值，則調變器的輸出 將不斷跳動，但平均將穩定在 42000/216=0.6408 附近。其Matlab行為模擬的設定如 圖 3-5 所示。
圖 3-5 多級調變器 Matlab 模擬
分別以前 N 個輸出結果與前 N 項平均值為橫座標及縱座標可繪出輸入為 42000 時 verilog 及 Matlab 的行為模擬結果如圖 3-6，兩者的平均數皆落在 0.6408 附近，符 合預期。
圖 3-6 行為模擬結果 (a) Verilog (b) Matlab
3-2-2 加法器
本論文中的加法器採用全加器，電路架構圖如圖 3-7，經過單個全加器之模擬 得出傳遞延遲(Propagation Delay)約為 0.4ns，若採用一般的漣波式加法器(Ripple- Carry Adder)，那麼可約略推出三級 16 位元累加器的最壞情況的延遲為 19.2ns，倘 若再加上誤差消除運算的兩個四位元全加器，則最壞延遲情況約略為 22.4ns，在考 量最壞情況下的延遲情況，電路的時脈間隔必須大於傳遞延遲方能正確操作，因 此保守估算出電路可操作最高頻率為 44.6MHz，與先前期望操作速度 80MHz 相差 甚遠，故採用預先進位加法器(Carry-Look-Ahead Adder)，以預先求得進位值的方 式減少後級加法器等待進位的時間，將可大幅降低傳遞延遲，最壞情況的 16 位元 預先進位加法器模擬結果如圖 3-8，總延遲約為 2ns。三級累加器以及誤差運算的 總延遲為 11ns，最保守狀況下電路可操作最高頻率可達 90.9MHz，符合設計規格。
Input A Input B Input Carry
Sum
Carry Out
圖 3-7 全加器電路圖
圖 3-8 預先進位加法器之傳輸延遲模擬結果
3-2-3 累加器
2's Complementary Logic Input2
圖 3-10 誤差消除電路
3-3 多級雜訊整形調變器模擬結果
依照 20MHz、40MHz、80MHz 三種時脈，以 H-Spice 時域分析模擬，輸入 16-bit 的固定值，再將輸出串流擷取至 Matlab 中幫助運算，以驗證輸出平均是否正確。
以 80MHz 為例，模擬的輸入為 25000、30000、42000、50000 的結果如圖 3-11，
圖中的虛線為預期輸出平均誤差正負 0.5%的值，穩定在此範圍內所需第一次鎖定 時間約在 12us 內。輸出頻譜如圖 3-12，可以得出一個三階的誤差整形效果。
(a) (b)
(c) (d)
Input: 25000 Input: 30000
Input: 42000 Input: 50000
圖 3-11 多級雜訊整形電路時域模擬結果
圖 3-12 MASH 之輸出頻譜
各種輸入時脈的模擬結果整理如表 3-2，其中功率消耗是 RMS 功率，輸入值皆為 25000。
Tech. TSMC rf-018
Resolution 16-bit
Supply Voltage 1.2V
Power Consumption 520uW@ 20MHz 710uW@ 40MHz 970uW@ 80MHz 0.5% Settling Time 50us@ 20MHz 24us@ 40MHz 12us@ 80MHz
表 3-2 MASH 1-1-1 模擬結果