巴克豪森準則

4.1.3 環形振盪器(Ring Oscillator)與 LC 振盪器

電壓控制振盪器以架構來說大致分為環型振盪器與LC 振盪器兩種，

以下對兩種振盪器作介紹。

環形振盪器主要是由奇數組的反相器(inverter)串接而成，如圖 4-4。由 於三級反相器本身提供了 180^o的相位，所以只要每一級的RC 極點在一個 特定的頻率下提供 60^o的相位移且三級的總增益大於 1，就可使迴路產生振 盪。環形振盪器主要由 MOS 等主動元件組成，因此電路面積較小。而且 環形振盪器因為受製程變異影響較小，故比較不會有輸出頻率飄移的情況。

但是，容易受到電晶體內部所形成的雜訊影響，所以相位雜訊(Phase Noise) 較差。同時，由於製程上的限制，使得環型振盪器的輸出頻率較低。

圖 4-4. 環形振盪器架構

LC 振盪器主要是由電感、電容等被動元件所組成的共振腔(LC tank) 以及 MOS 元件所形成的負電阻電路，兩部份所構築而成，其振盪頻率為 。其相位雜訊模型為(4-4)[17]：

(4-4) ω0為振盪頻率，Δω 為偏移頻率(frequency offset)，Psig是輸出功率，F 是雜 訊指數，K 是波茲曼常數，T 是絕對溫度，Q 是共振器的品質因素(Q-factor)。

由(4-4)可知只要適當的設計共振器的品質因素就可以得到較好的相位雜訊。

LC 振盪器比起環型振盪器會有較高的操作頻率及較佳的相位雜訊。其缺 點是電感所佔用的面積較大，會有較大的成本消耗。因本次所要實現的 X 頻帶電壓控制振盪器其頻率約為 10 幾 GHz，故決定使用頻率較高且相位 雜訊較佳的LC 振盪器作為本次架構。圖 4-5 為傳統的 LC 振盪器架構。

M1 M2 L1

Rp

VDD

Rp

C1

VDD

L1

C1

圖 4-5. 傳統 LC 振盪器

4.2 交叉耦合對(Cross-Coupled Pair)LC 振盪器分析 4.2.1 巴克豪森準則分析[18]

如圖 4-6 為單級 LC 式放大器電路圖，C₁表示輸出端總電容和，R_p為 輸出端等效並聯電阻，L₁為電感。而圖 4-7 為其頻率響應圖。

C1 R_p L₁

M₁ VDD

V_in

V_out

圖4-6. 單級 LC 式放大器電路圖

0

4.2.2 負電阻分析[18]

由(4-7)，(4-8)可知：

(4-9) 又g_m1g_m2 g_m，可知負電阻Z1：

(4-10) 為了產生振盪，交叉耦合對的負阻抗Z1必須要消掉共振腔的損耗(2Rp)，

故2R_p/ /Z₁必須小於或等於0，可知:

(4-11) 最後得到 (4-12)

4.3 相位雜訊(Phase Noise) 4.3.1 相位雜訊定義

實際上，振盪器的頻譜並非是一個單純脈衝，而是會透過組成元件(如：

電晶體，電感，電容…等)的雜訊，在頻譜上形成“裙帶狀”分布。這個現 象就叫相位雜訊。在實際的電路設計上，相位雜訊常常必須與振盪器的諧 調範圍及功率消耗作取捨。

T

1

T

2

T

c

t

t ( ) cos

_c

x t  A  t

( ) cos[

_{c n}

( )]

x t  A  t   t

圖 4-10 理想振盪器輸出及帶雜訊振盪器輸出

如圖 4-10 所示，一個理想振盪器產生的週期性輸出弦波可表示為 ，其週期為 。但是受到振盪器雜訊影響，使得每 個週期的零度交越點(zero crossing)有所偏差，導致輸出改變為：

(4-13)

在實際的量測中，由於大部分的頻譜儀(Spectrum Analyzer)無法用 1Hz 的單位來測量。所以，量測時必須參照頻譜儀的 RBW(Resolution Bandwidth) 來推算相位雜訊。如圖 4-13(a)，RBW 為 1kHz，在載波偏移 1MHz，則此 時的訊號強度差為-63.03-(-4.72)= -58.31 dBc，故結果為-58.31 dBc/kHz。若 要換成上述所定義的相位雜訊，須做單位換算：-58.31-10log(RBW) = -88.31 dBc/Hz。圖 4-13(b)可得到驗證。

圖 4-13 (a) 由頻譜推測相位雜訊

圖 4-13 (b) 頻譜儀中的相位雜訊圖

4.3.2 Lesson’s Model 相位雜訊模型[19]

則電壓雜訊密度為:

曲線斜率為-20 dB/dec，此相位雜訊主要由熱雜訊(Thermal noise)造成；當

＜∆ω 時， 曲線斜率為 0 dB/dec， 此相位雜訊主要由熱雜訊(thermal noise)造成。

圖4-15. Lesson’s Model

2 2

4.3.3 相位雜訊的影響

 Substrate loss factor Self-resonance factor (4-24)

L_s為電感值，R_s為寄生串聯電阻，Substrate loss factor為基板的能量損失，

Self-resonance factor為自振頻率因素。在實作上，自振頻率以及Q值，往往 會受到基板寄生電容及基板損耗而降低，進而增加了在高頻設計的難度。

電感的品質因素受限於：

A、金屬線圈的電阻損耗 B、對基板的耦合損耗

C、電磁性損耗(如：集膚效應，渦旋電流)

為了降低上述三種情況對Q值的影響，設計電感時通常會有一些準則：

A、選擇越上層越厚的金屬(降低基板的寄生電容效應) B、金屬繞線 W 不可過寬(降低集膚效應的影響)

C、線圈面積不可太大、圈數不宜過多

D、電感中間盡量不佈線(降低渦旋電流對電感內圈的影響)

S W

C

L Rs

f

s

C^ox1 C^ox1

Csub1 Rsub1 Csub2 Rsub2

圖 4-17(a) 螺旋電感 (b). 電感的等效模型

圖 4-17(a)為常見的螺旋電感(b)為電感的等效模型。L_s是線圈總等效電 感，R_s為串聯電阻，C_f是金屬線間的電容，可以透過調整金屬間的距離 S 來改變其值，同時影響電感的自振頻率。C_ox為金屬層到基板的電容，R_sub 及 C_sub為矽基板的寄生電阻、電容。需要注意的是當操作頻率很高時，圖 4-17(b)的模型會越不準確，必須使用電磁模擬軟體(EM)來萃取較精確的電 感值和寄生效應。

4.4.2 變容器(Varactor)[21]

在電壓控制振盪器中，變容器已被廣泛的使用來調整輸出頻率。早期 積體電路所使用的變容器為二極體(Diode)變容器。此種變容器是利用逆向 偏壓的變化，使二極體 PN 接面產生與電壓相關的接面電容(junction capacitance)。而現在 RF 積體電路設計，在壓控振盪器方面大多是採用 MOS 變容器。原因在於氧化矽閘級的介電性質比 PN 接面來得好，且多晶矽閘 載子效應(hot carrier effect)通常比 NMOS 小。圖 4-18(b)為 PMOS 變容器電 容電壓變化曲線圖。

Strong inversion Accumulation

VGS

圖 4-18 (a) PMOS 變容器示意圖 (b) PMOS 變容器電容電壓變化曲線圖

而在現今的製程技術下，一個稱作累增模式(Accumulation-mode)MOS 變容器[22]，比起 PMOS 變容器，更廣泛地被應用在電壓控制振盪器的設 計上。累增模式變容器，主要是將元件操作在空乏區(Depletion)與累增區，

使該元件可以有較大的調變頻率範圍及較低的電阻。同時，變容器的 Q 值

4.5.1 雙頻段變壓器回授式壓控振盪器架構

(Switch Circuit)，如圖 4-21 所示。當開關電路電壓為低電位時，開關電路 的電晶體關閉，使得左右兩邊的電容 C₃、C₄ 不會導通；當開關電路為高

Vswitch

圖 4-21 開關電路(Switch Circuit)

4.5.2 變壓器與變容器的模擬

變壓器跟之前所介紹的螺旋電感設計方式類似。從金屬的長寬、厚 度及金屬線段間格為考量來設計一個變壓器，如圖 4-22(a)，圖 4-22(b)為 其立體圖，此次電感線圈寬度為14μm，線圈間距為 2μm。

圖4-22(a) 變壓器佈線圖 (b) 變壓器立體圖

參考的螺旋電感等效模型可以推出變壓器的等效模型[9]，如圖 4-23。

L_D/2 與 L_S/2 分別為主線圈與副線圈的電感值；R_d/2 及 R_S/2 是線圈寄生電 阻；C_f代表電感的兩個輸入端點間的寄生電容；C_OX、C_Sub及 R_Sub分別各 自為氧化層寄生電容、基底寄生電容和基底寄生電阻。

C

0 5 10 15 20 25 器挑選的尺寸為 B(branch)=1，G(group)=10。圖 4-27 為其元件 Layout 圖。

模擬結果如圖 4-28 為其電壓對電容變化圖。圖 4-29 為加入開關電路並且 開關導通後的電壓對電容變化圖，可以看見開關電路所增加的電容效應。

圖 4-27 變容器 Layout 圖

-2 -1 0 1 2

40 60 80 100 120 140

C (fF)

Vctrl(V)

Accumulation-mode MOS varactor

圖4-28 累增式變容器電壓對電容變化圖

-2 -1 0 1 2 CMOS 製程， 電路的驗證與分析是使用 Advanced Design System(ADS)作 為模擬軟體。而變壓器電感的電感值及寄生效應，皆是使用電磁模擬軟體 Sonnet 萃取後，再帶回 ADS 進行模擬。此次壓控振盪器設計在低電壓，

供應電壓為 0.75V，直流功率消耗為 10.5mW。在高頻模態(V_switch=0V)時，

控制電壓(V_ctrl)為 0V 至 1V 時，輸出頻率範圍(Tuning Range)為 10.45~10.85 GHz，如圖 4-30(a)。壓控振盪器的增益(K_vco)約為 600MHz。圖 4-31(a)為高 頻頻段下，各控制偏壓的相位雜訊模擬結果，顯示在頻率偏移 1MHz 時，

相位雜訊在約為-102 dBc/Hz。在低頻模態(Vswitch=1V)時，控制電壓(V_ctrl) 為 0.2V 至 1V 時，輸出頻率範圍為 9.65~9.95 GHz，如圖 4-30(b)。壓控振 盪器的增益(Kvco)約為 480MHz。圖 4-31(b)為低頻頻段下，各控制偏壓的相 位雜訊模擬結果，顯示在頻率偏移 1MHz 時，相位雜訊在約為-101 dBc/Hz。

0.0 0.2 0.4 0.6 0.8 1.0 1.2 10.3

10.4 10.5 10.6 10.7 10.8 10.9 11.0

frequency (GHz)

Vctrl (V)

High Band Turning Range

圖 4-30(a) 高頻頻段輸出頻率範圍

0.0 0.2 0.4 0.6 0.8 1.0 1.2

9.5 9.6 9.7 9.8 9.9 10.0 10.1

frequency (GHz)

Vctrl (V)

Low Band Turning Range

圖 4-30 (b) 低頻頻段輸出頻率範圍

10⁴ 10⁵ 10⁶ 10⁷

Phase Noise (dBc/Hz)

Offset Frequency (Hz)

High Band 10.6GHz Phase Noise

圖 4-31 (a) 高頻頻段相位雜訊

Phase Noise (dBc/Hz)

Offset Frequency (Hz)

Low Band 9.75GHz Phase Noise

圖 4-31 (b) 低頻頻段相位雜訊

4.6 X 頻帶除四預除頻器

在 X 頻帶電路上的閂鎖器(Latch)通常是使用電流模態邏輯(current mode logic，CML)，如圖 4-32，即為一個典型的 CML 閂鎖器。主要是由 輸入差動對 M3、M4，再生對(Regenerative Pair) M5、M6，及時脈對 M1、 M₂ 所組成。當時脈訊號饋入時，M₃、M₄將進行資料取樣，並由 M₅、M₆ 將資料保持一個週期。同時，再生對 M5、M6在設計上，其增益必須大於 一，以確保資料能正確維持。

R R

M³ M⁴ M⁵

M1 M2

M⁶

CLK CLK

D D

Q Q

圖 4-32 D-Latch 電路圖

由於本章的壓控振盪器操作在 X 頻段，因此預除頻電路的設計選用電 流模式邏輯除頻器，如圖 4-33 所示。將兩個 CML D-Latch 串接形成一主 僕式(master-slave)的正反器(D flip-flop)。如此一來只要將正反器的 輸出 接到輸入 D 就達到除二的效果。最後，為了達到頻率除四的功能，所以 CML 除頻器會串接兩級。在架構上，本次將傳統 CML 除頻器的尾電流

(Tail-current)移除[24]。由於堆疊的電晶體會限制輸出端電壓的頭部空間 (headroom)，故減少尾電流源的跨壓，便會使得輸出端有較高的輸出擺幅。

同時，由於減少了堆疊的電晶體意味著 M3~M10會有更高的 VGS。與傳統 CML 架構(有尾電流源)比起來，更高的 VGS代表著可以用更小的電晶體尺 寸來達到相同的 gm。縮小電晶體尺寸同時也會減少輸出端的等效電容，

使得有更低的輸出端時間常數(Time Constant)。因此，移除尾電流源的 CML 除頻器會有較快的速度。

M1 M2

M3 M4

R R R R

M5 M6 M7 M8 M9 M10

Fout

Fin Fin

Fout

圖4-33 CML 除頻器電路

4.7 X 頻帶頻率合成器前端電路之整合

本節將整合 4.5 節雙頻段變壓器回授式壓控振盪器及 4.6 節的 X 頻帶 除四預除頻器電路，如圖4-34。圖 4-35 為晶片佈局圖。

M3 M4

R R R R

M5 M6 M7 M8 M9 M10 M11 M12

Fout /2

Buffer Buffer

Fout

M1 M2

LD

C1 C2

Vctrl

LD

Switch Circuit

Vswitch

Second Stage CML Divider

Fout /4

VCO

C3 C4

圖4-34 X 頻帶頻率合成器前端電路圖

圖4-35 頻率合成器前端電路晶片佈局圖

4.8 量測結果

一 個 雙 頻 段 變 壓 器 回 授 之 壓 控 振 盪 器 已 經 被 實 現 在 製 程 廠 標 準 0.18-μm 1P6M CMOS 製程上。本次量測採用 On wafer 方式量測，射頻訊 號採用 G-S-G RF 探針。供應電壓與控制偏壓則是採用 6-pin 直流探針。量 測儀器部分，使用電源供應器Agilent E3617A 提供直流電壓；使用頻譜分 析儀Agilent E4440A 量測頻譜；使用訊號分析儀(Signal Source Analyzer，

SSA)Agilent E5052B 量測相位雜訊及調變範圍，量測架設如圖 4-36。

Power Supply 頻率範圍為 9.24~9.55GHz，低頻頻段輸出頻率範圍為 8.805~9.08GHz，如 圖 4-37。高頻頻段的相位雜訊在載波偏移 1MHz 處為-102.95 dBc/Hz，

10MHz 處為-131.92dBc/Hz，如圖 4-38(a)；低頻頻段的相位雜訊在載波偏 移 1MHz 處為-92.199dBc/Hz，10MHz 處為-128.73dBc/Hz，如圖 4-38(b)。

圖 4-39(a) 為高頻頻段，控制電壓(V_ctrl)為 0.5V 時，振盪器輸出端(RF_out)頻 譜圖。而圖 4-39(b) 為高頻頻段，控制電壓(Vctrl)為 0.5V 時，CML 輸出端 (RF_out2)頻譜圖。透過頻譜圖的量測結果可知 CML 預除頻電路可正常操作。

X 頻帶頻率合成器前端電路的晶片微影圖，如圖 4-40。晶片面積為晶片總 面積為 0.675×0.725 mm²。表一為本次量測功率消耗模擬量測比較表，發

現 VCO 實際的消耗功率比原先還要大。表 4-2 為壓控振盪器模擬與量測數

Measurement KVCO=201 MHz/V Simulation KVCO=600 MHz/V

Measurement KVCO= 205 MHz/V Simulation KVCO= 480 MHz/V

圖 4-37(b) 低頻頻段輸出頻率範圍

圖 4-38(a) 相位雜訊圖 (高頻頻段 9.42GHz)

圖 4-38(b) 相位雜訊圖 (低頻頻段 8.835GHz)

圖 4-39(a) 振盪器輸出端(RFout)頻譜圖

圖 4-39(b) CML 輸出端(RFout2)頻譜圖

圖 4-40 頻率合成器前端電路晶片微影圖 表 4-1 功率消耗模擬量測比較表

Post-sim 量測

壓控振盪器功耗 (mW) 8.25 10.5

緩衝器(mW) _{3.6 4}

預除頻器功耗(mW) _{13.5 14}

預除頻器功耗(mW) _{13.5 14}

在文檔中 應用於X頻帶9.75/10.6 GHz頻率合成器之設計與實現 (頁 71-0)