第二章 鎖相迴路的基本觀念
鎖相迴路(Phase-locked Loop, PLL)為頻率合成器設計之基礎。鎖相迴路 透過負回授的方式，追蹤參考輸入時脈的頻率及相位，產生與其同步的時 脈訊號。如圖 2-1 所示，為鎖相迴路 (Charge-pump PLLs) 系統方塊圖，此 系統是由相位頻率偵測器(Phase Frequency Detector, PFD)、充電泵(Charge Pump, CP)、低通濾波器(Low Pass Filter, LPF)、電壓控制振盪器(Voltage Controlled Oscillator, VCO)以及除頻器(Frequency Divider, FD)所組成。
Phase
於是負回授系統，有極點(Pole)及零點(Zero) 的特性，因此在本節最後將會 討論相位邊限(Phase margin)等穩定性度問題，以確保系統可以收斂。
2.1 相位頻率偵測器(Phase Frequency Detector, PFD)
相位頻率偵測器(phase frequency detector, PFD)可以偵測週期性訊號的 相位差與頻率差，並增加領先端其相對應輸出的平均電壓，如圖 2-2 所描
當輸入訊號 Fdiv上升緣先出現時的轉態情形也可用同樣的方式分析。若 Fref
訊號 Q 會變為 1。如圖 2-6(b)所示，因 Fref領先 Fdiv，所以 UP 會先被觸發
Minimum phase error T
T
(2-2)
Fref
Fdiv
T
periodPhase Error of PLL Vout(t)
Dead zone of PFD (s)
Δϕ
圖 2-6 相位頻率偵測器的禁止區與鎖相迴路的抖動(jitter)之關係
2.2 充電泵(Charge Pump, CP)
如圖 2-7，充電泵的功能是透過相位頻率偵測器的所產生的 UP 和 DN 訊號來控制充電泵對濾波器做充電還是放電。當 Fref領先 Fdiv時，S1開關 導通，使其對濾波器充電使 Vctrl電壓上升。若 Fdiv領先 Fref時,S2開關導通，
使濾波器經過 S2開關的路徑放電。充電泵又分為電壓式及電流式。由於電 壓式的充放電電流會隨著輸出電壓的改變而改變，使充放電電流不匹配，
所以較少使用。而電流式可藉由電流源提供一個固定充、放電電流，穩定 性較佳，應用性較廣泛。
Vctrl UP
DN
IUP
IDN Phase
Frequency Detector
Fref
Fdiv
S1
S2
圖 2-7 充電泵示意圖 在設計充電泵有以下幾點考量：
1. 充放電電流的不匹配(Current Mismatch):
如圖 2-8 所示，當鎖相迴路穩定後，則 UP 及 DN 會有相同脈寬 ts的脈 衝。假設電路中有不匹配的電流ΔI，則在濾波器上產生偏移電荷ΔQ 為：
(2-3) 此偏移電荷會轉變為抖動(Jitter)影響壓控振盪器的鎖定後的相位雜訊。因 此設計時必須把ΔI 降低。而造成ΔI 的原因有下列三種：
(1). 濾波器電容的漏電流及充電泵開關切換時的漏電流。
(2). 靜態不匹配(Static mismatch)：來自 PMOS 型電流源及 NMOS 型電流 源的充放電不匹配。
(3)動態不匹配(Dynamic mismatch)：由於充放電的切換時間的不同，因而 有不同的電容性負載造成的不匹配電流。
Vctrl
2.電荷注入(Charge Injection)與時脈饋入(Clock Feed-Through):
Vout
電荷注入(Charge Injection):當 CKDN訊號由高態變為低態時，開關將關 閉，此時通道內的部分累積電荷 Qch會流向輸出端 Vout，其示意圖如圖 2-9(a) 所示。通道內的部分累積電荷 Qch可由(2-4)式表達，其中 W 為開關 MOS 的寬度，L 為開關 MOS 的通道寬度，Cox為閘極氧化層電容，VGS為開關 MOS 的 汲極 端(D) 到源極端 (S)之 間的 跨壓， Vth 為 MOS 的臨界電壓 (threshold voltage)。假設從通道往兩邊分流的電荷量是相同，則造成輸出
端電壓的變化量ΔV 可用(2-5)式表示，但實際上，電荷往兩邊流向的比例，
帶有許多複雜的函數[3]。
(2-4)
(2-5)
時脈饋入(Clock Feed-Through)[4]:發生在閘極端電壓切換瞬間，訊號 會藉由閘極端到汲極端的重疊電容影響輸出端 Vout的電壓有ΔV 的誤差，
如圖 2-9(b)所示，此電壓的誤差為(2-6)式:
(2-6) 3.電荷分享(Charge Sharing):
如圖 2-10 所示，首先假設初始 CKUP為高電位，此時 VX電位約 VDD， 當 CKUP變為低時，開關導通，則 CX儲存的電荷流向 CL，也就是 CX及 CL 重新做電荷平衡的動作，造成輸出端誤差。同理，這種電荷分享也會發生 在 CKDN端上，使 CY及 CL重新做電荷平衡的動作。
Vout
CKDN
CL
CKUP
CX
CY
圖 2-10 電荷分享效應
電流式充電泵基本架構可分為:開關在電流鏡的汲極(D)端、開關在電 流鏡的閘極(G)端與開關在電流鏡的源極(S)端 [5]。
圖 2-11 所示，為開關在電流鏡的汲極(D)端架構，當 DN 關閉時，電 晶體 M1 的汲端電壓將被降低至地(Ground)，當 DN 導通時，電晶體 M1的 汲極端電壓將會上升至 Vctrl，然而，在這過程中，電晶體 M1會先操作在線 性區，直到電晶體 M1的汲極端電壓高於閘極端 Vth後進入飽和區，類似情 形也會發生在 PMOS。其架構有下列問題：(1)電荷分享(Charge Injection):
當開關關閉時，由於電晶體 M1與 M2仍然導通，電晶體 M2汲極端的寄生 電容會被充電至 VDD電壓，當 UP 導通時，電晶體 M2的汲端寄生電容的電 荷會對輸出節點 Vctrl充電。此會使得瞬間電流峰值過大，而此峰值電流會 隨著 Vctrl而改變，又造成了充、放電的峰值電流難以匹配的問題。(2)相位 頻率偵測器的輸出訊號 UP 與 DN 是數位訊號，由於開關靠近輸出端，開 關切換時產生的雜訊將直接影響到輸出端類比訊號。
Vctrl UP
DN IUP
IDN
M4 M2
M1 M3
圖 2-11 開關在電流鏡的汲極(D)端架構
圖 2-12 所示，為開關在電流鏡的閘極(G)端架構，當 關閉時，電晶 體 M2的 VSG與電晶體 M4的 VSG相同，此時電晶體 M2的汲極端電流會等 於 IUP並對 Vctrl充電，當 導通時，電晶體 M2的閘極端會上升至 VDD，使 電晶體 M 截止，類似情形也會發生於 導通或關閉。其架構有下列問題：
(1)電晶體 M1 與 M2 操作在截止區與飽和區間，需要較長的時間讓電晶體 M1與 M2重新導通，故不適合在高速上操作。(2)在選擇開關 S1與 S2尺寸 上，需選擇較大的尺寸，使得電晶體 M1與 M2的閘極端電壓能迅速充電至 最高電位與放電至最低電位，來確保電晶體 M1與 M2可以完全關閉，無漏 電流，但因為寄生電容太大，而限制了操作速度。
Vctrl
IUP
IDN M4
M1 M3
DN S1
UP S2
M2
圖 2-12 開關在電流鏡的汲極(G)端架構
圖 2-13 所示，為開關在電流鏡的源極(S)端架構，UP 導通時，電晶 體 M2的汲極端電流為 IUP，並且對 Vctrl充電，類似情況也發生於發生於 導 通。雖然相較於開關在電流鏡的汲極端架構，此種架構雖不易受到開關雜 訊的干擾，但一樣有電荷分享的問題，通常會加上複製開關(Dummy)，使 電荷分享至複製開關的寄生電容，以減少輸出電流的突波大小。
V
ctrlIUP
IDN
M4 M2
M1 M3
DN S1
UP
S
2圖 2-13 開關在電流鏡的源極(S)端架構
一般而言，在設計鎖相迴路時，充電泵與相位頻率偵測器是同時考慮 的，其兩者的關係式為(2-12)式:
(2-7)
其中 Iout為充電泵輸出電流，Icp為充電泵的充放電電流源，在此假設充電 電流等於放電電流等於 Icp，∆ϕ 為相位頻率偵測器的兩輸入訊號的相位誤 差。值得注意的是，(2-7)式為一個近式值，由於充電泵是屬於離散時間的 系統，所以在設計鎖相迴路時會將迴路頻寬設計小於參考頻率的 1/10 以上，
此時(2-7)式可以近似成連續時間的系統[6]。
2.3 迴路濾波器(Loop Filter)
迴路濾波器(Loop filter)是將充電泵的輸出電流轉換成電壓，以控制下 一級電壓控制振盪器的輸出頻率，且迴路濾波器主宰了鎖相迴路的穩定度 與雜訊抑制能力。以下討論被動式迴路濾波器，最簡單的架構就是單一顆 電容，但是一顆電容的濾波器存有穩定性問題，進而發展出了在電容上方
串聯一顆電阻增加一個零點，以補償相位邊界(phase margin)不足，其電路
2.4 頻率除頻器(Frequency Divider)
鎖相迴路必須使用除頻器來達到倍頻之功能。假設除頻器的除數為 N，
較難，但具有較窄的通道間距與較佳的相位雜訊。表 2-1 為現有除頻器架
2.5 電壓控制振盪器(Voltage Control Oscillator, VCO)
Vctrl ωout KVCO
一個定值。因此頻率對時間積分可得知相位，電壓控制振盪器的輸出相位 為(2-9)式:
(2-9)
上(2-9)式，ϕ0為常數可被歸納到電壓控制振盪器的初始相位。在分析鎖相 迴路時，電壓控制振盪器被假設是一個線性非時變系統，且對(2-9)式做拉 式轉換(Laplace transform)可得(2-15)式:
(2-10)
上(2-10)式，可得知電壓控制振盪器在鎖相迴路系統中飾演積分器的腳色，
且 ϕout可視為比載波訊號超前或落後的相位，可解釋成改變控制電壓 Vctrol 來改變操作頻率，經過積分器後，可改變電壓控制振盪器的相位使得輸出 訊號可以與參考訊號同步。
2.6 鎖相迴路分析
2.6.1 鎖相迴路系統分析[9]
在探討完鎖相迴路內部的各個子元件後，且在迴路頻寬小於參考頻率 10 倍的情況下，可以將鎖相迴路系統近似為線性模型，如圖 2-16 所示。
其當中 PFD 在相域(phase domain)上可當作減法器，CP 可當作一個固定增 益的增益級，VCO 則可當作具有增益的積分器。圖 2-20 中，ϕref是輸入相 位，ϕdiv是回授相位，ϕe是 ϕref與 ϕdiv之間的相位誤差，ϕOUT是鎖相迴路的 輸出相位，上述其單位皆為 rad/s；Kd為相位頻率偵測器與充電泵增益；F(s) 為迴路低通濾波器的轉移函數； �為電壓控制振盪器增益，當中頻率 訊號積分成相位訊號用 表示；除頻器可表示為 ，當中 N 為除數。
Ip gain) 為(2-11)式與閉迴路增益(close loop gain)為(2-17)式。
2 1 ( ) 1
(2-15)
而開迴路的相位頻率響應(Phase frequency response)為(2-18)式:
1 1
限(Phase Margin, P.M.)最大值可由(2-18)式改為(2-19)式:
P
由上(2-26)式中，閉迴路系統的自然頻率 ωn(Natural frequency)式與阻尼 因素ζ(Damping factor)式:
p VCO
2 2
10log ref 1
p
其(2-30)式中，ωref 為輸入參考訊號的角頻率，因此 ωp2可由輸入訊號
微小的變化Δθ：
(2-33) 則壓控振盪器輸出變為：
(2-34) 令 ，則式(2-34)變為：
(2-35) 當 時，式子(2-35)可透過和角公式後近似成:
(2-36) 再透過積化和差將(2-36)變為：
(2-37) 式(2-37)化為頻譜即為圖 2-20。
第三章 應用於頻率合成器之多模除頻器設計與實現
本章以製程廠標準0.18-μm 1P6M CMOS 製程實現了一個七位元 3.3GHz
多模除頻器(Multi-Modulus Frequency Divider)，此多模除頻器可除 128~255 間任意除數。我們為了在頻率合成器(Frequency Synthesizer)中實現多個除 數，故利用小除數電路(Divide-by-2/3 cell)的串接來獲得更大的除數，此次 串接七級 除 2/3 電路，並藉由七個控制位元來控制其除數。量測結果顯 示其操作頻率在工作電壓1.5 V 且輸入功率為 -3dBm 時，最高可達 3.3GHz (1.8V 時為 4.4GHz) 。整體的功率消耗在工作電壓 1.5V 時，約為 5.85 mW(1.8V 時，為 9.54 mW)。輸入功率靈敏度(Sensitivity)在 3 GHz 以下，
皆可壓在-10 dBm 以下。其除數(Divisor)為 128~255，共 128 個模態，皆可 正常除頻。整體晶片大小為 0.500 × 0.465 mm2。
3.1 多模除頻器簡介
近年來隨著通訊發達、積體電路(IC)製程的進步，無線通訊系統以高 速、高整合、低成本與低功率消耗…等為基本訴求，所以在系統的設計上 也會開始依據訴求與使用頻段的不同，而採用不同的技術與系統架構。但 無論哪一種架構，均需要提供一個精確且穩定的本地振盪信號(Local Oscillator，LO)。而頻率合成器就有這項特色。圖 3-1 為本論文所研究探討 之頻率合成器系統架構，此頻率合成器是由相位頻率偵測器(PFD)、充電泵 (CP)、迴路濾波器(Loop Filter)、電壓控制振盪器(VCO)及除頻鏈(Divider Chain)所構成。整個頻率合成器系統中，除頻鏈的設計是一個相當重要的 環節，其影響了頻率合成器的最大操作頻率範圍，同時也佔了整個頻率合
成器大部分的功率消耗。因此，一個寬大的操作範圍及合理的功率消耗是
3rd Loop Filter
3rd Loop Filter