應用於X頻帶9.75/10.6 GHz頻率合成器之設計與實現

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(1)國立臺灣師範大學應用電子科技學系碩士論文. 指導教授：蔡政翰博士. X 頻帶 9.75/10.6 GHz 頻率合成器的設計與實現 Design and Implementation of X-band 9.75/10.6GHz Frequency Synthesizer. 研究生：趙家祥撰. 中華民國 103 年 07 月.

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(3) X 頻帶 9.75/10.6GHz 頻率合成器之設計與實現學生：趙家祥. 指導教授：蔡政翰. 國立臺灣師範大學應用電子科技學系碩士班. 摘. 要. 在數位傳播衛星(DBS)的規範下，操作在 Ku 頻帶 10.7~12.75GHz 的低雜訊模塊降頻器是衛星電視訊號接收鏈中一個重要的部份。因為低雜訊模塊降頻器必需將 Ku-Band 的 RF 訊號降頻至 L-Band 的 IF 訊號(0.95~2.15GHz)。因此在低雜訊模塊降頻器的設計上，需要一個 X 頻帶頻率合成器來提供 9.75GHz 及 10.6GHz 的振盪源訊號。本論文使用了 TSMC CMOS 0.18-µm 製程實現了 X 頻段 9.75/10.6GHz 頻率合成器。本論文依序實現了多模除頻器、X 頻帶頻率合成器前端電路以及 X 頻帶 9.75/10.6GHz 頻率合成器，分別在第三章、第四章及第五章呈現。在第三章實現出了一個七位元多模除頻器，其除數從 128~255，在直流偏壓 1.5V 下最高可操作在 3.3GHz，功率消耗為 5.85mW。在第四章實現了 X 頻帶頻率合成器前端電路，包含電壓控制振盪器及除四預除頻器電路兩個部份。電壓控制振盪器部份採用交叉耦合對的方式，同時利用一個開關電路來實現 9.75/10.6 GHz 頻段切換的功能。其功率消耗為 10.5mW 。高頻頻段相位雜訊在載波偏移 1MHz 處為 -102.95dBc/Hz；低頻頻段相位雜訊在載波偏移 1MHz 處為-92.199dBc/Hz。預除頻電路部分採用電流模式邏輯式的除頻器架構。同時，刪除了 CML 的尾電流部分來增加速度。其功率消耗為 14.5mW。在第五章實現了 X 頻帶 9.75/10.6GHz 頻率合成器。輸出頻率為 9.75GHz 時，相位雜訊在載波偏移 100KHz 處為-66.11 dBc/Hz；在載波偏移 1MHz 處為-89.85 dBc/Hz。輸出頻率為 10.6GHz 時，相位雜訊在載波偏移 100KHz 處為-66.77 dBC/Hz；在載波偏移 1MHz 處為-90.55 dBC/Hz。其功率消耗為 34.5mW。關鍵字：X 頻段、頻率合成器、交叉耦合對電壓控制振盪器、多模除頻器、 9.75/10.6GHz LNB. -i-.

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(5) Design and Implementation of X-band 9.75/10.6GHz Frequency Synthesizer Student：Chia-Hsaing Chao. Advisors：Dr. Jeng-Han Tsai. Institute of Applied Electronics Technology National Taiwan Normal University. ABSTRACT. Under Digital Broadcast Satellite (DBS) regulations, Low Noise Block (LNB) down-converter operated in Ku-band 10.7~12.75 GHz is an important part of the satellite- TV reception chain. Because LNB down-converter is in charge of converting the Ku-band RF signal down to L-band IF signal (0.95~2.15GHz), the X-band frequency synthesizers is necessary block in LNB system design to provide 9.75GHz and 10.6GHz local oscillator (LO). In this thesis, a X-band 9.75/10.6 GHz Frequency Synthesizer is presented by using TSMC CMOS 0.18-µm process. This thesis implemented 7-bits Multi-Modulus Divider, X-band synthesizer frontend circuit and X-band 9.75/10.6 GHz frequency synthesizer in chapter 3, chapter 4 and chapter 5, respectively. In chapter 3, 7-bits Multi-Modulus Divider is presented, which divisor are 128~255 and highest operating frequency is 3.3 GHz in 1.5V.Multi-Modulus divider power consumption is 5.85 mW. In chapter 4, X-band synthesizer frontend circuit, included VCO and ÷4 prescalar, is presented. The VCO employs LC-tank cross-coupled pair architecture. In order to switch frequencies between the 9.75 GHz and 10.6 GHz, VCO specially use a switch circuit. VCO power consumption is 10.5 mW. When VCO in high band, phase noise is -102.95 dBc/Hz@1MHz. In low band, phase noise is -92.19 dBc/Hz@1MHz. The ÷4 prescalar circuit employs CML architecture. For promoting the speed, tail-current of CML -iii-.

(6) Divider are removed.CML power consumption is 14.5 mW. In chapter 5, X-band 9.75/10.6 GHz frequency Synthesizer is presented. When output frequency in 9.75 GHz, phase noise are -66.11 dBc/Hz@100KHz and -89.85 dBc/Hz@1MHz. When output frequency in 10.6 GHz, phase noise are -66.77 dBc/Hz@100KHz and -90.55 dBc/Hz@1MHz. X-band Frequency Synthesizer power consumption is 34.5mW.. Keywords: X-band, Frequency Synthesizer, Cross-coupled pair VCO, Multi-Modulus Divider, 9.75/10.6GHz LNB. -iv-.

(7) 誌. 謝. 碩士班生涯即將結束，即將邁向人生新道路。心中有無限感謝，在此訴諸筆墨。本論文可以完成，首先我要感謝指導教授蔡政翰教授的細心教導，每當研究上遇到困難時，老師總是不厭其煩地跟我討論，讓我有個明確的目標。老師課堂上講授的專業知識也讓我獲益良多，讓我有良好的電路基礎。在生活上遇到的困難老師也會替學生著想，讓學生無後顧之憂。非常幸運能夠接受老師的指導。感謝台大的林坤佑教授及瑞昱半導體的吳佩憙經理，願意犧牲時間來擔任碩士論文的口試委員，你們的寶貴建議讓本論文得以修改的更加完整。感謝台積電製程廠及國家晶片中心提供晶片製作及晶片量測的服務，協助本論文之實踐。感謝射頻積體電路實驗室的施宏達及周健平學長，你們教導了我很多關於鎖相迴路的知識及模擬量測的方法，引導我快速的進入狀況；感謝林益璋及林繼揚學長，你們讓我了解實驗室許多大小事務；感謝同學鍾懿威，無論是研究還是生活上常常能給予我建議及幫助；感謝同學王人緯，碩一的時候幫我去台科大借鎖相迴路的書；感謝同學郭紹偉及劉鑑儀，常常陪我談天論地，很懷念跟你們相處的時光；感謝學弟歐陽弘文、張瑞安及黃紹緯，常常幫我處理實驗室的事務，有你們真好；感謝學弟謝澤毅，常常幫我去台大問問題，解決了一些研究上的問題；感謝學弟郭胤廷、黃望龍、劉家凱、許敬易、林政言及林宇恆，常常為實驗室帶來歡笑。要感謝的人太多，不及備載，希望你們都擁有美好的未來。最後要感謝我的父親趙樂民與母親葉淑玲，全心全意地協助我，使我可以無後顧之憂的做研究，在求學生涯讓你們操勞許多，感謝你們無私的照顧；感謝弟弟趙家瑞，在我不在的日子幫忙照顧爸媽；感謝女友葉韋妤的體諒與包容，在我最困難的時候，都有你的關心與陪伴，謝謝你愛我，我也愛你。. 趙家祥 2014.08.20 台師大科技學院工 515 RFIC 實驗室. -v-.

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(9) 目. 錄. 中文摘要……………………………………………………………………i ABSTRACT………………………………………………………………………iii 誌. 謝……………...…………………………………………………………...v. 目. 錄…………………………………………………………………………vii. 圖目錄…………………………………………….……………………………xi 表目錄………………………………………………………………………xvii 第一章. 緒論……………………………………………………………………1. 1.1. 研究背景及動機………………………………………………………1. 1.2. 現況探討………………………………………………………………2. 1.3. 研究成果....................…………………………………………………4. 1.4. 論文架構…………………………………………………….………...5. 第二章. 鎖相迴路的基本觀念…………………………………………………7. 2.1. 相位頻率偵測器.……………………………………………………8. 2.2. 充電泵……………………….…………..…………………………11. 2.3. 迴路濾波器…..…………….…………..……………………………17. 2.4. 頻率除頻器…..…………….…………..……………………………18. 2.5 電壓控制振盪器………….…………..……………………………19 2.6. 第三章. 鎖相迴路分析...…………….…………..……………………………20 2.6.1. 鎖相迴路系統分析..………………..…………………………..20. 2.6.2. Spur 分析...……….……………….…………………………..26. 應用於頻率合成器之多模除頻器設計與實現……………………29. 3.1. 多模除頻器簡介..…………………………………………………29. 3.2. 七位元可程式化多模除頻器之設計.……………………………31 3.2.1. 靜態除頻器...…………………………………………………31. 3.2.2. 脈波吞噬型除頻器……………………………………………..32. -vii-.

(10) 3.2.3. 可程式化多模除頻器之架構…………………………………..33. 3.2.4. 除 2/3 除頻器(Divide-by-2/3 Cell )之設計…………………..35. 3.3. 七位元可程式化多模除頻器之電路模擬…………………………39. 3.4. 七位元可程式化多模除頻器之電路量測結果……………………42. 3.5. 結果與討論………………………………………………………46. 第四章 4.1. 4.2. 4.3. 4.4. 4.5. X 頻帶頻率合成器的前端電路設計……………………....……...…49 電壓控制振盪器簡介.…………………..…………………………50 4.1.1. 電壓控制振盪器設計重點……………..……………………..50. 4.1.2. 巴克豪森準則……………….………………………………..51. 4.1.3. 環形振盪器與 LC 振盪器…………………………………..52. 交叉耦合對 LC 振盪器分析..………….……………………..…53 4.2.1. 巴克豪森準則分析…..………………………………………..53. 4.2.2. 負電阻分析……………………………………………………..55. 相位雜訊……………………………………………………………56 4.3.1. 相位雜訊定義………………………………………………..56. 4.3.2. Lesson’s Model 相位雜訊模型….………………………..59. 4.3.3. 相位雜訊的影響………………………………………………..61. LC 振盪器的被動元件……………………………………………61 4.4.1. 電感…………………………….……………………………..61. 4.4.2. 變容器………………..………………………………………..63. 變壓器回授壓控振盪器設計………………………………………64 4.5.1. 雙頻段變壓器回授式壓控振盪器架構………………………..65. 4.5.2. 變壓器與變容器的模擬….…………………………………..66. 4.5.3. 變壓器回授式壓控震盪器模擬結果….……………………..70. 4.6. X 頻帶除四預除頻器…..…………………………………………73. 4.7. X 頻帶頻率合成器前端電路之整合….……………………………74. 4.8. 量測結果..…………………………………………………………76. -viii-.

(11) 結果與討論…………………………………………………………81. 4.9 第五章. X 頻帶 9.75/10.6 GHz 頻率合成器之設計與實現……….………..87. 5.1. 簡介…………………………………………………………………87. 5.2. 電路架構與規格……………………………………….....……...…84. 5.3. 相位頻率偵測器……………………………………………………91. 5.4. 充電泵………………………...……………………………………93. 5.5. 三階濾波器………………………………………………………….94. 5.6. 電壓控制振盪器….….………………………………………………96. 5.7. 除頻鏈………………………………………………………………99. 5.8. 電路模擬….………………………………………………………100 5.8.1. 頻率合成器系統模擬………… …………………… ….101. 5.8.2. 頻率合成器相位雜訊模擬….….……...………………..104. 5.9. X 頻帶頻率合成器的量測方式及結果……….…………………108. 5.10. 結果與討論………………………………………………………117. 第六章. 結論………………………………………………………….….…123. 參考文獻……………………………………………………………………….125 自傳…… ……… … ………… ……… … ………… ……… … ………… …. 129. -ix-.

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(13) 圖. 目. 錄. 圖 1-1 雜訊降頻器系統架構圖 .......................................................................... 2 圖 1-2 (a)日本 JRC 公司的 Ku-band DRO LNB(B) 日本 JRC 公司的 Ku-band PLL LNB(C) 加拿大 Norsat 的 LNB .................................................. 2 圖 1-3 論文架構圖 .............................................................................................. 5 圖 2-1 鎖相迴路方塊圖 ...................................................................................... 7 圖 2-2 理想相位偵測器的時序圖 ...................................................................... 8 圖 2-3 相位頻率偵測器的狀態圖 ...................................................................... 9 圖 2-4 理想相位頻率偵測器之特性曲線 ......................................................... .9 圖 2-5 典型相位頻率偵測器與時序圖 ........................................................... .10 圖 2-6 相位頻率偵測器的禁止區與鎖相迴路的抖動之關係 ........................ 11 圖 2-7 充電泵示意圖 ....................................................................................... .12 圖 2-8 充放電電流不匹配 ............................................................................... .13 圖 2-9 (a)通道電荷注入效應(b)時脈饋入效應............................................ .13 圖 2-10 電荷分享效應 ..................................................................................... .14 圖 2-11 開關在電流鏡的汲極(D)端架構 ....................................................... .15 圖 2-12 開關在電流鏡的汲極(G)端架構 ....................................................... .16 圖 2-13 開關在電流鏡的源極(S)端架構 ........................................................ .17 圖 2-14 (a)一階濾波器(b)二階濾波器(c)三階濾波器………………….……18 圖 2-15 壓控振盪器轉移曲線圖 ..................................................................... .19 圖 2-16 鎖相迴路的線性模型 ......................................................................... .21 圖 2-17 二階迴路低通濾波器 ......................................................................... .21 圖 2-18 三階鎖相迴路的開迴路響應波德圖 ................................................. .22 圖 2-19 三階迴路濾波器 ................................................................................. .25 圖 2-20 控制端擾動形成的 Spur .................................................................... .26 圖 3-1 頻率合成器架構下的多模除頻器 ....................................................... .30 圖 3-2( a) D 型正反器電路方塊圖(b) D 型正反器時序圖 ............................. .31 -xi-.

(14) 圖 3-3 TSPC 之架構 ......................................................................................... .32 圖 3-4 脈波吞噬型除頻器 ............................................................................... .32 圖 3-5 脈波吞噬型除頻器的時序圖 ............................................................... .33 圖 3-6 七位元可程式化多模除頻器之架構 ................................................... .34 圖 3-7 兩級可程式化多模除頻器 ................................................................... .34 圖 3-8 (a) C0=0,C1=0(b) C0=1,C1=0(c) C0=0,C1=1(d) C0=1,C1=1 .............. .35 圖 3-9 除 2/3 除頻器架構圖 ............................................................................ .36 圖 3-10 除 2/3 除頻器時序圖 .......................................................................... .36 圖 3-11 改良式除 2/3 除頻器架構圖 .............................................................. .37 圖 3-12 改良式除 2/3 除頻器電路圖 .............................................................. .38 圖 3-13 延遲時間的比較 ................................................................................. .38 圖 3-14 緩衝器電路圖 ..................................................................................... .39 圖 3-15 (a) N=195 時多模除頻器之模擬結果 (b) N=212 時多模除頻器之模擬結果 ............................................................. .40 圖 3-16 晶片佈局圖 ......................................................................................... 42. 圖 3-17 多模除頻器量測架設圖 ..................................................................... .43 圖 3-18 輸出功率頻譜圖(a)N=128(b)N=195(c)N=212(d)N=255 .................. .43 圖 3-19 輸出波形圖(a)N=192(b)N=195(c)N=212(d)N=255 .......................... .44 圖 3-20 輸入靈敏度 ......................................................................................... .45 圖 3-21 電壓對最大操作頻率圖 ...................................................................... .45 圖 3-22 多模除頻器的晶片微影圖 ................................................................... 46 圖 4-1 頻率合成器系統架構圖下的前端電路 ............................................... .49 圖 4-2 線性負回授系統 ................................................................................... .51 圖 4-3 (a)因 H(s)產生的 180。相移(b)總相位移 360。 .................................... .51 圖 4-4 環形振盪器架構 ................................................................................... .52 圖 4-5 傳統 LC 震盪器 ..................................................................................... .53 圖 4-6 單級 LC 式放大器電路圖 .................................................................... .53. -xii-.

(15) 圖 4-7 單級 LC 式放大器頻率響應圖 ............................................................ .54 圖 4-8 交叉耦合對振盪器 ............................................................................... .54 圖 4-9 (a)交叉耦合振盪器電路簡化圖(b)交叉耦合對戴維寧等效阻抗圖 .. .55 圖 4-10 理想振盪器輸出及帶雜訊振盪器輸出 ............................................. .56 圖 4-11 (a)理想的功率頻譜(b)受相位雜訊影響的功率頻譜 ......................... .57 圖 4-12 相位雜訊定義圖 .................................................................................. .57 圖 4-13 (a)由頻譜推測相位雜訊(b)頻譜儀的相位雜訊圖.............................. 58 圖 4-14 RLC 並聯網路與主動元件等效電路 .................................................. 59 圖 4-15 Lesson’s Model .................................................................................... .60 圖 4-16 相位雜訊的影響 .................................................................................. .61 圖 4-17 (a)螺旋電感(b)電感的等效模型 ......................................................... .62 圖 4-18 (a) PMOS 變容器示意圖(b) PMOS 變容器電容電壓變化曲線圖 ... .63 圖 4-19 (a)累增模式 MOS 變容器(b)VGS<0(c)VGS>0 (d) 電容電壓變化圖 ........................................................................................ .64 圖 4-20 變壓器回授式壓控震盪器電路圖 ..................................................... .65 圖 4-21 開關電路 ............................................................................................. .66 圖 4-22 (a)變壓器佈線圖(b)變壓器立體圖 ..................................................... .66 圖 4-23 變壓器的等效模型 ............................................................................. .66 圖 4-24 變壓器 D 端 S 端的等效電感值 ........................................................ .67 圖 4-25 變壓器變壓器 D 端 S 端的等效 Q 值 ............................................... .67 圖 4-26 變壓器變壓器 D 端 S 端的互感量 .................................................... .68 圖 4-27 變容器 Layout 圖 ............................................................................... .68 圖 4-28 累增式變容器電壓對電容變化圖 ..................................................... .69 圖 4-29 變容器加上開關電路的電壓對電容變化圖 ..................................... .70 圖 4-30 (a)高頻頻段輸出頻率範圍(b)低頻頻段輸出頻率範圍..................... .71 圖 4-31 (a)高頻頻段相位雜訊(b)低頻頻段相位雜訊..................................... .72 圖 4-32 D-Latch 電路圖 ................................................................................... .73. -xiii-.

(16) 圖 4-33 CML 除頻器電路 ................................................................................ .74 圖 4-34 X 頻帶頻率合成器前端電路圖 .......................................................... .75 圖 4-35 頻率合成器前端電路晶片佈局圖 ..................................................... .75 圖 4-36 頻率合成器前端電路量測架設圖 ..................................................... .76 圖 4-37 (a)高頻頻段輸出頻率範圍(b)低頻頻段輸出頻率範圍..................... .77 圖 4-38 (a)相位雜訊圖(高頻頻段) (b)相位雜訊圖(低頻頻段) ...................... .78 圖 4-39 (a)振盪器輸出端頻譜圖(b) CML 輸出端頻譜圖……………..….....79 圖 4-40 頻率合成器前端電路晶片微影圖 ..................................................... .80 圖 4-41 線段的寄生電容 ................................................................................. .81 圖 4-42 代入線段寄生電容模擬 ...................................................................... 82 圖 4-43 (a)高頻頻段輸出頻率範圍量測與修正後比較圖(b)低頻頻段輸出頻率範圍量測與修正後比較圖 ....................................................................... .83 圖 4-44 調變範圍 Post-sim 與修正後比較圖 ................................................. .84 圖 5-1 (a) X 頻帶頻率合成器架構圖 1(b) X 頻帶頻率合成器架構圖 2 ....... .88 圖 5-2 (a)傳統靜態相位頻率偵測器(b)降低操作頻率的相位頻率偵測器 (c)改良式靜態相位頻率偵測器 ....................................................................... .91 圖 5-3 相位頻率偵測器的模擬時序圖 ........................................................... .92 圖 5-4 (a)傳統式充電泵(b)全 NMOS 式充電泵電路架構 ............................. .93 圖 5-5 三階濾波器電路 ................................................................................... .94 圖 5-6 國家半導體 PLL 迴路濾波器試算軟體.............................................. .94 圖 5-7 相位頻率偵測器、充電泵及迴路濾波器的充放電模擬 ................ …95 圖 5-8 X 頻帶頻率合成器前端電路架構圖 .................................................... .96 圖 5-9 高頻頻段的相位雜訊模擬圖 ............................................................... .97 圖 5-10 高頻頻段的輸出頻率範圍 ................................................................. .97 圖 5-11 低頻頻段的相位雜訊模擬圖 ............................................................. .98 圖 5-12 低頻頻段的輸出頻率範圍 ................................................................. .98 圖 5-13 除頻鏈架構 ......................................................................................... .99. -xiv-.

(17) 圖 5-14 除頻鏈的輸出頻譜模擬 ..................................................................... .99 圖 5-15 除頻鏈的輸出波形模擬 ................................................................... .100 圖 5-16 除頻鏈的靈敏度模擬 ....................................................................... .100 圖 5-17 Matlab 模擬頻率合成器的開迴路轉移函數的頻率響應 ............... .101 圖 5-18 Matlab Simulink 模擬的頻率鎖定圖 ................................................ .102 圖 5-19(a) ADS 模擬頻率合成器的鎖定時間(b) 鎖定頻譜圖 .................... .102 圖 5-20 SpectreRF 模擬頻率合成器的鎖定時間 .......................................... .103 圖 5-21 頻率合成器晶片佈局圖 ................................................................... .103 圖 5-22 頻率合成器相位雜訊模型 ............................................................... .104 圖 5-23(a) 20log(|H(s)|) (b) 20log(|H_(pfd_cp) |)(c) 20log(|H_lp |) (d) 20log(|H_vco |)......................................................................................... .105. 圖 5-24 頻率合成器相位雜訊模擬圖 ........................................................... .107 圖 5-25 頻率合成器晶片微影圖 ................................................................... .108 圖 5-26 鎊線示意圖 ....................................................................................... .109 圖 5-27 量測 PCB 板焊上旁通電容 ............................................................. .109 圖 5-28 穩壓電容模擬電路圖 ........................................................................ 110 圖 5-29. 穩壓電容隔離度分析…………………………………………………….……….110. 圖 5-30. 頻率合成器量測架設圖…………………………………………………………111. 圖 5-31. 鎖定在 10.6GHz 時的輸出頻譜……………………………………112. 圖 5-32. 鎖定在 9.75GHz 時的輸出頻譜…………………………………………….…112. 圖 5-33. 高頻頻段模態 215 鎖定時的輸出頻譜(10.75GHz) ……………………113. 圖 5-34. 鎖定在 10.6GHz 時的相位雜訊圖…………………………………114. 圖 5-35 以 Matlab 模擬 10.6GHz 時的總相位雜訊圖……………….………114 圖 5-36. 10.6GHz 時稍作修改的相位雜訊…………………………….……115. 圖 5-37. 9.75GHz 時稍作修改的相位雜訊……………………………….…116. 圖 5-38 低電壓操作下 9.75GHz 的相位雜訊……………………………..….116 圖 5-39 訊號產生器與頻率合成器的相位雜訊差異…………………………118 圖 5-40 濾波器轉移函數修改…………………………………………………119 -xv-.

(18) 圖 5-41 改良式 NMOS-Switch 充電泵電路架構圖…………………….………120 圖 5-42 Current Mismatch 圖…………………………………………….………120. -xvi-.

(19) 表目錄. 表 2-1. 頻率除頻器架構比較表.………………..……......…..…………………19. 表 2-2. 相位邊限與γ值的關係...…………….......................………………23. 表 3-1. 除頻器文獻比較…………………………………...………………….47. 表 4-1. 功率消耗模擬量測比較表………………………………………..…80. 表 4-2. 壓控振盪器模擬與量測數據比較表………………..………………80. 表 4-3. 壓控振盪器文獻比較…………………………………………….…85. 表 5-1. 應用於 X-Band 頻率合成器的系統規格表………..…………………90. 表 5-2. 三階濾波器電路的設計參數………………………..………………95. 表 5-3. 頻率合成器量測結果整理表………………………..………………117. 表 5-4. 頻率合成器文獻比較表………………………………..……………121. -xvii-.

(20) -xviii-.

(21) 第一章緒論. 1.1 研究背景與動機由於商業市場的強烈需求，使得無線通信系統中，低成本，低功耗，和高整合的射頻積體電路（RFIC）日益發展。在講求高速傳輸資料的現代，許多應用已朝高頻段上發展，例如，衛星通訊、光纖通訊、雷達系統以及無線區域網路。在這些無線通訊系統中，接收端與發射端皆與頻率合成器有相關聯，由於頻率合成器提供穩定且純淨的訊號源。因此，在許多收發器系統中，頻率合成器以被廣泛地應用。過去幾年來收發器都是由分散元件所組成，也因此使收發器的體積較大，成本也相對提高，並且同時需要較大消耗功率。但隨著 CMOS 製程技術發展逐漸成熟，CMOS 製程技術擁有晶片面積縮小、高整合度以及低功耗的優點，因此可將許多不同功能的電路皆整合在一起，以達到系統整合晶片(System-On-Chip, SOC)為目的。在數位傳播衛星的規範下，操作在 Ku 頻段的電視傳播是現下最流行的消費型應用，特別是 10.7~12.75 這個頻率範圍。為了要將 Ku-Band 的 RF 訊號(10.7~12.75GHz)降至 L-Band 的 IF 訊號(0.95~2.15GHz)來處理，所以需要利用一個低雜訊降頻器(Low Noise Block Down converter, LNB)來完成。而這個低雜訊降頻器通常會被安裝在戶外的衛星天線盤中，作為衛星電視接收鏈的第一個部份。圖 1-1 為 X 頻帶低雜訊降頻器的系統架構圖，系統共有兩個頻段，分別是低頻段 10.7~11.7GHz 及高頻段 11.7~12.75GHz，各分別需要被降頻到 0.95~1.95GHz 及 1.1~2.15GHz，因此需要一個頻率合成器分別提供 9.75GHz 及 10.6GHz 兩個振盪源訊號至混頻器(Mixer)。. 1.

(22) Low Band:10.7~11.7 GHz High Band:11.7~12.75 GHz LNA. Mixer. Buffer. Low Band:0.95~1.95 GHz High Band:1.1~2.15 GHz IF. 9.75/10.6 GHz Frequency Synthesizer. 圖 1-1 低雜訊降頻器系統架構圖. 1.2 現況探討現有的低雜訊降頻器系統仍處於低整合狀態，特別是在本地振盪源(LO) 的部分。市面上低雜訊降頻器系統的振盪源選擇大部分還是使用介質共振式振盪器(Dielectric resonator oscillators，DRO)來實現，以致無法與低雜訊放大器及混頻器整合。雖然，鎖相迴路可以解決這個問題且擁有自動校準頻率的優點；但是，跟介質共振式振盪器比起來，鎖相迴路較高的相位雜訊及功率消耗是現在仍須克服的問題。圖 1-2(a)(b)(c)為現在市面上現有的 LNB 產品及規格。而依照交通部的衛星廣播電視工程技術表準與規範的報告指出[1]，台灣地區降頻器的相位雜訊應達到至少在載波偏移 1kHz 處為 -60 dBc/Hz；在 10kHz 處為-80 dBc/Hz；在 100kHz 處為-90 dBc/Hz。 Noise Figure(Ta. : 25°c). 0.8 dB typ. , 1.3dB max.. L.O. Phase Noise. -60 dBc/Hz@1kHz -85 dBc/Hz@10kHz -105 dBc/Hz@100kHz. L.O. stability. +/- 500 kHz. Input V.S.W.R. 2.5:1 typ.. Output V.S.W.R. 2.0:1 typ.. Power Requirement. +24VDC. 圖 1-2 (a)日本 JRC 公司的 Ku-band DRO LNB. 2.

(23) Noise Figure(Ta. : 25°c). 0.8 dB typ., 1.0dB max.. L.O. Phase Noise(SSB). -70 dBc/Hz@1kHz -75 dBc/Hz@10kHz -85 dBc/Hz@100kHz. Input V.S.W.R. 2.5:1 typ.. Output V.S.W.R. 2.3:1 max.. Power Requirement. +24VDC. 圖 1-2 (b)日本 JRC 公司的 Ku-band PLL LNB Noise Figure. 0.8 dB. L.O. Phase Noise(SSB). -70 dBc/Hz@1kHz -80 dBc/Hz@10kHz -90 dBc/Hz@100kHz. L.O. stability. +/- 25 kHz. Output V.S.W.R. 2.2:1. 圖 1-2(c)加拿大 Norsat 公司的 PLL LNB. 1.3 研究成果本論文共完成三個電路設計。第一個電路為七位元的多模除頻器。除數從 128 到 255 共 128 種，皆可正確除頻。其操作頻率在工作電壓 1.5 V 時，最高可達 3.3GHz 。整體的功率消耗在工作電壓 1.5V 時為 5.85 mW。輸入功率靈敏度在 3 GHz 以下，皆可壓在-10 dBm 以下。第二個電路為 X 頻帶頻率合成器的前端電路，其包含可進行頻段切換的電壓控制振盪器及 CML 除四預除頻器電路兩個部份。壓控振盪器的部分，其供應電壓為 0.75V，功率消耗為 10.5mW。高頻頻段輸出頻率範圍為 9.24~9.55GHz，其相位雜訊在載波偏移 1MHz 處為-102.95dBc/Hz，10MHz 處為-131.92dBc/Hz；低頻頻段輸出頻率範圍為 8.805~9.08GHz，其相位雜訊在載波偏移 1MHz 處為-92.199dBc/Hz，10MHz 處為-128.73dBc/Hz。除四預除頻器的部分，其供應電壓為 1.5V，功率消耗為 14mW，在壓控振盪器的輸出頻率範圍內可正常執行除四功能。 3.

(24) 第三個電路為 X 頻帶 9.75/10.6GHz 頻率合成器。在低頻頻帶參考頻率為 12.5MHz 時，輸出頻率為 9.75GHz。相位雜訊在載波偏移 100KHz 處為 -66.11 dBc/Hz；在載波偏移 1MHz 處為-89.85 dBc/Hz。操作頻率範圍為 9.742GHz 到 10.24GHz，估計有 8 個頻道可做切換。在高頻頻帶參考頻率 12.5MHz 時，輸出頻率為 10.6GHz。相位雜訊在載波偏移 100KHz 處為-66.77 dBc/Hz；在載波偏移 1MHz 處為-90.55 dBc/Hz。操作頻率範圍為 10.53GHz 到 11.11GHz，估計有 12 個頻道可做切換。整個頻率合成器電路的功率消耗為 34.51mW。. 1.4 論文架構本論文共分為六個章節:第一章主要敘述本論文的動機。第二章主要敘述鎖相迴路所包含的子元件介紹以及系統分析。第三章將介紹一個七位元多模除頻器的設計與實現。第四章將介紹應用於 X 頻帶頻率合成器的前端電路，共包含電壓控制振盪器及除四預除頻器電路兩個部份。第五章設計一個應用於 X 頻帶 9.75/10.6GHz 頻率合成器。第六章為本論文之結論。論文架構圖如圖 1-3 所示。. 4.

(25) 第一章. 第二章. 第三章七位元多模除頻器. 論文動機. 鎖相迴路基本觀念. 第四章 X頻段頻率合成器的前端電路. 第五章 X頻段9.75/10.6GHz頻率合成器. 第六章. 結論. 圖 1-3 論文架構圖. 5.

(26) 6.

(27) 第二章鎖相迴路的基本觀念. 鎖相迴路(Phase-locked Loop, PLL)為頻率合成器設計之基礎。鎖相迴路透過負回授的方式，追蹤參考輸入時脈的頻率及相位，產生與其同步的時脈訊號。如圖 2-1 所示，為鎖相迴路 (Charge-pump PLLs) 系統方塊圖，此系統是由相位頻率偵測器(Phase Frequency Detector, PFD)、充電泵(Charge Pump, CP)、低通濾波器(Low Pass Filter, LPF)、電壓控制振盪器(Voltage Controlled Oscillator, VCO)以及除頻器(Frequency Divider, FD)所組成。 Fref Fdiv. Phase Frequency Detector. UP. Ip. Charge Pump. VCO Loop Filter. Vc. Fout. DN. . Divider N. 圖 2-1 鎖相迴路方塊圖. 如圖 2-1 所示，Fref 為輸入參考訊號，Fdiv 為回授訊號，其操作原理是藉由相位頻率偵測器比較輸入參考時脈與回授訊號之間相位及頻率的差異，並將此差異轉成 UP、DN 訊號輸出至充電泵。充電泵透過 UP、DN 訊號而產生 Ip 訊號，並對低通濾波器之電容充放電，藉此轉換成電壓上的變化，並利用此節點電壓 Vc 控制振盪器產生相對應的頻率，經由振盪器輸出的時脈訊號經過除頻器輸出較低頻訊號 Fdiv，並回授到相位頻率偵測器做比較。藉由負回授機制最後整個迴路將會維持在相同的頻率及相位，此時輸出頻率為(2-1)式表示:. Fout  Fref  N. (2-1). 上(2-1)式中，N 為除頻器除數。以下各節將說明各子電路的操作原理。由. 7.

(28) 於是負回授系統，有極點(Pole)及零點(Zero) 的特性，因此在本節最後將會討論相位邊限(Phase margin)等穩定性度問題，以確保系統可以收斂。. 2.1 相位頻率偵測器(Phase Frequency Detector, PFD) 相位頻率偵測器(phase frequency detector, PFD)可以偵測週期性訊號的相位差與頻率差，並增加領先端其相對應輸出的平均電壓，如圖 2-2 所描述的時序圖。圖 2-2(a)說明當兩個訊號 Fref 與 Fdiv 為相同頻率且 Fref 訊號的相位領先 Fdiv 訊號的相位，在輸出端 UP 會產生寬度和兩者相位差(ϕref - ϕdiv) 成正比的脈波訊號，而輸出端 DN 則維持在零。在圖 2-2(b)中，Fref 比 Fdiv 有較高的頻率，則輸出端 UP 會產生脈波訊號而 DN 端維持在零，。 Fref(t). Fdiv(t). ϕref. ≠. Phase Frequency Detector. UP(t). DN(t). ωREF ≠ ωFB. ϕdiv. Fref. Fref. Fdiv. Fdiv. UP. UP. DN. DN t. (a). t. (b). 圖 2-2 理想相位偵測器的時序圖. 若用狀態圖來描述相位頻率偵測器的行為，如圖 2-3 所示。假設初始狀態為 State 0，此時輸出訊號 UP=DN=0。當輸入訊號 Fref 上升緣先出現時，此時狀態會由 State 0 變到 State I，輸出訊號 UP 由 0 變為 1，而 DN 維持在 0。當相位頻率偵測器處在 State I 狀態時，若再出現 Fref 的上升緣則狀態不變。只有當 Fdiv 出現上升緣訊號時，狀態才會由 State I 回到 State 0。 8.

(29) 當輸入訊號 Fdiv 上升緣先出現時的轉態情形也可用同樣的方式分析。若 Fref 與 Fdiv 的相位及頻率相同時，也就是兩者上升緣皆同時出現，此時狀態維持在 State 0，輸出訊號 UP=DN=0。. Fref. Fref Fref. Fdiv. State II. UP = 1 DN = 0. UP = 0 DN = 0. UP = 0 DN = 1 Fdiv. State 0. State I. Fdiv. 圖 2-3 相位頻率偵測器的狀態圖. 如圖2-4所示，為理想相位頻率偵測器之特性曲線。由圖2-3(b)可知每一個比較週期所對應到的相位差Δϕ為. 。由於相位頻率偵測. 器可以偵測整個區間，也就是± 2π 的相位差，在不考慮禁止區時，具有與原點對稱且呈鋸齒波形的轉移函數。 Vout(t). -4π. -2π 2π. 4π. Δϕ. 圖 2-4 理想相位頻率偵測器之特性曲線. 圖 2-5 為一個典型相位頻率偵測器的電路架構與時序圖，此相位頻率偵測器是由兩個具有重置(Reset)功能的 D 型正反器(D-flip flop, DFF)與一個 AND 邏輯閘所組成。將 D 型正反器的輸入訊號 D 接至 VDD，參考訊號 Fref 與回授信號 Fdiv 分別接至 D 型正反器的時脈。所以當正緣觸發時，輸出 9.

(30) 訊號 Q 會變為 1。如圖 2-6(b)所示，因 Fref 領先 Fdiv，所以 UP 會先被觸發為 1。當 Fdiv 的時脈正緣進來時，同樣會觸發 DN 為 1。但此時由於 UP、 DN 皆為 1，會讓 AND 邏輯閘輸出變為 1，使得兩個 D 型正反器被重置為 0。而輸出訊號 UP 與 DN 也同時變回 0。所以 DN 會有一個短暫的脈衝訊號，這是由 AND 閘及 D 型正反器重置延遲所造成的。而這現象將會導致一些非理想效應，進而影響禁止區及操作頻率上限。DN 產生的脈衝訊號寬度過於窄會有禁止區產生。若脈衝訊號的寬度過寬影響操作頻率上限。 VDD Q. D. Fref. UP. Fref. CLK. Fdiv. Q. Reset. UP Q. Reset. Fdiv. DN. CLK. Q. D. t. DN. VDD (a). (b) 圖 2-5 典型相位頻率偵測器與時序圖. 相位頻率偵測器設計主要考量為禁止區(Dead Zone)。禁止區是用來衡量可偵測相位差的最小值，當兩個訊號相位誤差很小時，相位頻率偵測器將無法判斷出差異量，其增益是趨近於零或為零。圖 2-6 為相位頻率偵測器的禁止區與鎖相迴路的抖動(jitter)之關係圖，PFD 的死區大小也會反應在鎖相迴路的抖動(jitter)上，其關係如(2-2)式所示[2]，因此為了減少抖動在設計鎖相迴路時，需要設計最小禁止區的相位頻率偵測器。. Minimum phase errorp- p  2. 10. Tdead zone Tperiod. (2-2).

(31) Vout(t). Tperiod Fref Δϕ Dead zone of PFD (s). Fdiv Phase Error of PLL. 圖 2-6 相位頻率偵測器的禁止區與鎖相迴路的抖動(jitter)之關係. 2.2 充電泵(Charge Pump, CP) 如圖 2-7，充電泵的功能是透過相位頻率偵測器的所產生的 UP 和 DN 訊號來控制充電泵對濾波器做充電還是放電。當 Fref 領先 Fdiv 時，S1 開關導通，使其對濾波器充電使 Vctrl 電壓上升。若 Fdiv 領先 Fref 時,S2 開關導通，使濾波器經過 S2 開關的路徑放電。充電泵又分為電壓式及電流式。由於電壓式的充放電電流會隨著輸出電壓的改變而改變，使充放電電流不匹配，所以較少使用。而電流式可藉由電流源提供一個固定充、放電電流，穩定性較佳，應用性較廣泛。. 11.

(32) IUP UP Fref Fdiv. Phase Frequency Detector. DN. S1. Vctrl. S2 IDN. 圖 2-7 充電泵示意圖. 在設計充電泵有以下幾點考量： 1. 充放電電流的不匹配(Current Mismatch): 如圖 2-8 所示，當鎖相迴路穩定後，則 UP 及 DN 會有相同脈寬 ts 的脈衝。假設電路中有不匹配的電流ΔI，則在濾波器上產生偏移電荷ΔQ 為： (2-3) 此偏移電荷會轉變為抖動(Jitter)影響壓控振盪器的鎖定後的相位雜訊。因此設計時必須把ΔI 降低。而造成ΔI 的原因有下列三種： (1). 濾波器電容的漏電流及充電泵開關切換時的漏電流。 (2). 靜態不匹配(Static mismatch)：來自 PMOS 型電流源及 NMOS 型電流源的充放電不匹配。 (3)動態不匹配(Dynamic mismatch)：由於充放電的切換時間的不同，因而有不同的電容性負載造成的不匹配電流。. 12.

(33) IUP UP. IUP. S1. ΔI DN. IDN. Vctrl. S2 IDN. ΔI. CL. Vctrl t 圖 2-8 充放電電流不匹配. 2.電荷注入(Charge Injection)與時脈饋入(Clock Feed-Through):. VDD. ΔV. CKUP CKUP Cgd1 Vout. Vout Cgd2. ΔV. CKDn CL. CL. VDD. 圖 2-9 (a)通道電荷注入效應. (b)時脈饋入效應. 電荷注入(Charge Injection):當 CKDN 訊號由高態變為低態時，開關將關閉，此時通道內的部分累積電荷 Qch 會流向輸出端 Vout，其示意圖如圖 2-9(a) 所示。通道內的部分累積電荷 Qch 可由(2-4)式表達，其中 W 為開關 MOS 的寬度，L 為開關 MOS 的通道寬度，Cox 為閘極氧化層電容，VGS 為開關 MOS 的汲極端(D)到源極端(S)之間的跨壓，Vth 為 MOS 的臨界電壓 (threshold voltage)。假設從通道往兩邊分流的電荷量是相同，則造成輸出 13.

(34) 端電壓的變化量 ΔV 可用(2-5)式表示，但實際上，電荷往兩邊流向的比例，帶有許多複雜的函數[3]。 (2-4). (2-5) 時脈饋入(Clock Feed-Through)[4]:發生在閘極端電壓切換瞬間，訊號會藉由閘極端到汲極端的重疊電容影響輸出端 Vout 的電壓有ΔV 的誤差，如圖 2-9(b)所示，此電壓的誤差為(2-6)式: (2-6) 3.電荷分享(Charge Sharing): 如圖 2-10 所示，首先假設初始 CKUP 為高電位，此時 VX 電位約 VDD，當 CKUP 變為低時，開關導通，則 CX 儲存的電荷流向 CL，也就是 CX 及 CL 重新做電荷平衡的動作，造成輸出端誤差。同理，這種電荷分享也會發生在 CKDN 端上，使 CY 及 CL 重新做電荷平衡的動作。. CX CKUP Vout CKDN CL. CY. 圖 2-10 電荷分享效應. 電流式充電泵基本架構可分為:開關在電流鏡的汲極(D)端、開關在電流鏡的閘極(G)端與開關在電流鏡的源極(S)端 [5]。 14.

(35) 圖 2-11 所示，為開關在電流鏡的汲極(D)端架構，當 DN 關閉時，電晶體 M1 的汲端電壓將被降低至地(Ground)，當 DN 導通時，電晶體 M1 的汲極端電壓將會上升至 Vctrl，然而，在這過程中，電晶體 M1 會先操作在線性區，直到電晶體 M1 的汲極端電壓高於閘極端 Vth 後進入飽和區，類似情形也會發生在 PMOS。其架構有下列問題：(1)電荷分享(Charge Injection): 當開關關閉時，由於電晶體 M1 與 M2 仍然導通，電晶體 M2 汲極端的寄生電容會被充電至 VDD 電壓，當 UP 導通時，電晶體 M2 的汲端寄生電容的電荷會對輸出節點 Vctrl 充電。此會使得瞬間電流峰值過大，而此峰值電流會隨著 Vctrl 而改變，又造成了充、放電的峰值電流難以匹配的問題。(2)相位頻率偵測器的輸出訊號 UP 與 DN 是數位訊號，由於開關靠近輸出端，開關切換時產生的雜訊將直接影響到輸出端類比訊號。. M4. M2. IDN. UP Vctrl DN IUP. M1. M3. 圖 2-11 開關在電流鏡的汲極(D)端架構圖 2-12 所示，為開關在電流鏡的閘極(G)端架構，當. 關閉時，電晶. 體 M2 的 VSG 與電晶體 M4 的 VSG 相同，此時電晶體 M2 的汲極端電流會等於 IUP 並對 Vctrl 充電，當. 導通時，電晶體 M2 的閘極端會上升至 VDD，使. 電晶體 M2 截止，類似情形也會發生於 15. 導通或關閉。其架構有下列問題：.

(36) (1)電晶體 M1 與 M2 操作在截止區與飽和區間，需要較長的時間讓電晶體 M1 與 M2 重新導通，故不適合在高速上操作。(2)在選擇開關 S1 與 S2 尺寸上，需選擇較大的尺寸，使得電晶體 M1 與 M2 的閘極端電壓能迅速充電至最高電位與放電至最低電位，來確保電晶體 M1 與 M2 可以完全關閉，無漏電流，但因為寄生電容太大，而限制了操作速度。. UP. S2 I DN. M2. M4. Vctrl. I UP. M1. M3 DN. S1. 圖 2-12 開關在電流鏡的汲極(G)端架構. 圖 2-13 所示，為開關在電流鏡的源極(S)端架構，UP 導通時，電晶體 M2 的汲極端電流為 IUP，並且對 Vctrl 充電，類似情況也發生於發生於. 導. 通。雖然相較於開關在電流鏡的汲極端架構，此種架構雖不易受到開關雜訊的干擾，但一樣有電荷分享的問題，通常會加上複製開關(Dummy)，使電荷分享至複製開關的寄生電容，以減少輸出電流的突波大小。. 16.

(37) S2. UP M4. I DN. M2. Vctrl. I UP. M1 DN. M3 S1. 圖 2-13 開關在電流鏡的源極(S)端架構. 一般而言，在設計鎖相迴路時，充電泵與相位頻率偵測器是同時考慮的，其兩者的關係式為(2-12)式: (2-7) 其中 Iout 為充電泵輸出電流，Icp 為充電泵的充放電電流源，在此假設充電電流等於放電電流等於 Icp，∆ϕ 為相位頻率偵測器的兩輸入訊號的相位誤差。值得注意的是，(2-7)式為一個近式值，由於充電泵是屬於離散時間的系統，所以在設計鎖相迴路時會將迴路頻寬設計小於參考頻率的 1/10 以上，此時(2-7)式可以近似成連續時間的系統[6]。. 2.3 迴路濾波器(Loop Filter) 迴路濾波器(Loop filter)是將充電泵的輸出電流轉換成電壓，以控制下一級電壓控制振盪器的輸出頻率，且迴路濾波器主宰了鎖相迴路的穩定度與雜訊抑制能力。以下討論被動式迴路濾波器，最簡單的架構就是單一顆電容，但是一顆電容的濾波器存有穩定性問題，進而發展出了在電容上方. 17.

(38) 串聯一顆電阻增加一個零點，以補償相位邊界(phase margin)不足，其電路圖如圖 2-14(a)所示。但一階濾波器抑制雜訊的功能不佳且在 IcpRP 電壓值過大時，鎖相迴路可能會有嚴重的漣波(ripple)產生，這種效應稱為 Granular 效應[7]，為了消除這種現象，因此並聯一個電容 CS 來改善情況，此為二階濾波器，其電路圖如圖 2-16(b)。為了抑制電壓控制振盪器鎖定後所產生的突波，可在加入一個極點 ωP2 即增加濾波器的階數，形成三階濾波器，其電路圖如圖 2-16(c)所示，其極點 ωP2 將如何設計極佳位置，在文獻[8]中有探討，ωP2 位置必須放置低於輸入參考頻率，去衰減鎖定後所造成突波，但至少要高於迴路頻寬的五倍，否則可能造成迴路不穩定。 Icp. Icp. Icp. + RP CP. Vctrl. + CS. RP CP. Vctrl. -. 圖 2-14 (a)一階濾波器. RL + CS. RP CP. -. (b)二階濾波器. CL V ctrl -. (c)三階濾波器. 2.4 頻率除頻器(Frequency Divider) 鎖相迴路必須使用除頻器來達到倍頻之功能。假設除頻器的除數為 N，在鎖相迴路鎖定之後，輸出訊號的頻率. ，其中 FREF 為參考. 訊號的頻率。另外，頻率合成器是藉由將單模除數的除頻器換成多模除數的除頻器，除了提供倍頻之功能，同時藉由除數的改變，可得到不同的輸出頻率。頻率除頻器可分為除整數(Integer-N)與除小數(Fractional-N)兩種。除整數倍的頻率除頻器電路設計較易，但限制了鎖相迴路系統的頻寬，並須在通道間距與相位雜訊間做一個取捨。然而除小數倍的頻率除頻器電路設計 18.

(39) 較難，但具有較窄的通道間距與較佳的相位雜訊。表 2-1 為現有除頻器架構的比較表。表 2-1 頻率除頻器架構比較表除頻器架構. 操作頻率. 操作頻寬. 功率消耗. 電路面積. 注入鎖定除頻器. 高. 小. 中. 大. 米勒除頻器. 高. 中. 高. 大. CML 除頻器. 中. 大. 高. 中. TSPC. 低. 大. 低. 小. 2.5 電壓控制振盪器(Voltage Control Oscillator, VCO) ωout ω2 VCO Vctrl. ωout. KVCO ω1 ω0 V1. V2. Vctrl. 圖 2-15 壓控振盪器轉移曲線圖. 如圖 2-15 所示，理想的電壓控制振盪器輸出對輸入的特性轉移曲線圖。其關係式為(2-8)式: (2-8) (2-8)式中 ωout 為電壓控制振盪器輸出頻率，ω0 為控制電壓輸入 0 V 時電壓控振盪器的輸出頻率，KVCO 為電壓控制振盪器之增益，Vctrl 為電壓控制振盪器之控制電壓。從(2-8)式可以觀察到電壓控制振盪器輸出頻率 ωout 會隨 Vctrl 變化，若 Vctrl 是一個定值時，則電壓控制振盪器的輸出頻率會為. 19.

(40) 一個定值。因此頻率對時間積分可得知相位，電壓控制振盪器的輸出相位為(2-9)式: (2-9) 上(2-9)式，ϕ0 為常數可被歸納到電壓控制振盪器的初始相位。在分析鎖相迴路時，電壓控制振盪器被假設是一個線性非時變系統，且對(2-9)式做拉式轉換(Laplace transform)可得(2-15)式: (2-10) 上(2-10)式，可得知電壓控制振盪器在鎖相迴路系統中飾演積分器的腳色，且 ϕout 可視為比載波訊號超前或落後的相位，可解釋成改變控制電壓 Vctrol 來改變操作頻率，經過積分器後，可改變電壓控制振盪器的相位使得輸出訊號可以與參考訊號同步。. 2.6 鎖相迴路分析 2.6.1 鎖相迴路系統分析[9] 在探討完鎖相迴路內部的各個子元件後，且在迴路頻寬小於參考頻率 10 倍的情況下，可以將鎖相迴路系統近似為線性模型，如圖 2-16 所示。其當中 PFD 在相域(phase domain)上可當作減法器，CP 可當作一個固定增益的增益級，VCO 則可當作具有增益的積分器。圖 2-20 中，ϕref 是輸入相位，ϕdiv 是回授相位，ϕe 是 ϕref 與 ϕdiv 之間的相位誤差，ϕOUT 是鎖相迴路的輸出相位，上述其單位皆為 rad/s；Kd 為相位頻率偵測器與充電泵增益；F(s) 為迴路低通濾波器的轉移函數；. �. 為電壓控制振盪器增益，當中頻率. 訊號積分成相位訊號用表示；除頻器可表示為，當中 N 為除數。. 20.

(41) PFD. ϕref +. ϕdiv. CP. ϕe. Kd =. Ip 2π. LPF. VCO. Ip. Vctrl. 2πKVCO s. F(s). ΦOUT. Divider 1 N. 圖 2-16 鎖相迴路的線性模型. 根據圖 2-16 的鎖相迴路線性模型，可以推導出開迴路增益(open loop gain) 為(2-11)式與閉迴路增益(close loop gain)為(2-17)式。. G( s)  K d  F (s) . 2  KVCO 1 I P  F (s)  KVCO 1    s N s N H (s) . N  G(s) 1  G(s). (2-11). (2-12). 以下採用二階迴路低通濾波器做系統分析，如圖 2-17 所示，為二階迴路低通濾波器，其轉移函數為(2-13)式：. F ( s) . Vctrl 1 1 1 1  s( RPC P )  (Rp  )   Ip sCP sCS CP  CS s[1  s( RPCPCS )] C P  CS. (2-13). Ip + CS. RP CP. Vctrl -. 圖 2-17 二階迴路低通濾波器. 其(2-13)式可算出零點 ωz 為(2-14)式與極點 ωp 為(2-15)式: (2-14). 21.

(42) (2-15) 並將(2-13)式改寫成(2-16)式:. (2-16). (2-16)式中. 。將(2-16)式代入(2-11)式整理後可得(2-17)式:. (2-17). 而開迴路的相位頻率響應(Phase frequency response)為(2-18)式:.     tan 1    180     z  p.  ( )  tan 1 . (2-18). G(s). -40dB -20dB 0dB. Freq. -40dB. ∠G(s) -90°. ωz. ωc ωp Freq.. -135° P.M. -180°. 圖 2-18 三階鎖相迴路的開迴路響應波德圖. 如圖 2-18 所示，為三階鎖相迴路的開迴路響應波德圖。其圖中 ωc 為為迴路頻寬。ωc 出現在迴路增益為 0dB 時。當迴路頻寬為 ωc 時，相位邊 22.

(43) 限(Phase Margin, P.M.)最大值可由(2-18)式改為(2-19)式:    c   tan 1  c    z   p . PM (c )  tan 1 . (2-19). 由圖 2-18 中可知迴路頻寬 ωc 為除頻器在除數為 N 時的函數，當改變除頻器的除數將會造成迴路頻寬的變化，為了使鎖相迴路的暫態行為在除數改變的情況下幾乎不會改變，將(2-19)式對 ωc 微分並令其等於 0，可求得滿足最大相位邊限的迴路頻寬(2-20)式:. c  z   p. (2-20). 上(2-20)式中，若將迴路頻寬 ωc 設定在零點 ωz 與極點 ωp 的幾何平均數，則相位邊限將會最大。因此定義一個新變數 γ[9]為(2-21)式:  . c  p   z c. (2-21). 表 2-2 為相位邊限與 γ 值的關係: 表 2-2 相位邊限與 γ 值的關係[9] γ. Phase Margin. 1. 0°. 2. 36.9°. 3. 53.1°. 4. 61.9°. 5. 67.4°. 6. 71°. 決定 γ 與迴路頻寬 ωc 後，將(2-21)式代回(2-14)式與(2-15)式，並由開迴路增益|G(jωc)|=1，推導求迴路濾波器上的電容與電阻值為：: CP  CS ( 2  1). 23. (2-22).

(44) RP .  C P  c. (2-23). I p  KVCO 1  2 CS  2   1  c 2  N 1  ( )2 1. (2-24). . 考慮鎖相迴路系統的穩定性，相位邊限會設定在 60°以上，相當於γ至少為 4，代入(2-27)式後可得電容 CP 必須大於或等於電容 CS 十五倍以上 (CP≥15×CS)。若使用閉迴路轉移函數 H(s)，如(2-25)式:. 1 K d  KVCO  K F  N  G(s) H ( s)   1  G ( s). s. z. s 2 (1 . s. p. ). s. (2-25). 1 K d  KVCO  K F z 1  s N s 2 (1  ). p. 由於 CP≥15×CS 可近似. ，並代入(2-25)式整理後得(2-26). 式:. I K   I K N   p VCO s  p VCO  N  CP   N  CP   z H ( s)  I K I K 1 3 2 s  s  s p VCO  p VCO p N  CP   z N  CP. (2-26). 由上(2-26)式中，閉迴路系統的自然頻率 ωn(Natural frequency)式與阻尼因素 ζ(Damping factor)式:. n . I p  KVCO N  CP. 24. (2-27).

(45) . n R I  K C  P p VCO P 2  z 2 N. (2-28). 阻尼因素 ζ 的大小將影響系統增益的峰值與鎖定時間，過大的阻尼因素會造成峰值較小使系統反應變慢，因而增加鎖定時間，然而過小的阻尼因素會造成峰值較大使系統反應變快，鎖定時間短，但容易照成系統不穩定。因此，在設計鎖相迴路時阻尼因素的值約選取在 0.707 至 1.1 左右。然而為了能有效抑制鎖相迴路系統鎖定後所產生的參考頻率突波 (spur)，在系統設計時，迴路濾波器可以採用三階迴路濾波器，如圖 2-19 所示，其轉移函數為(2-29)式:. Ip. RL + RP. CS. CP. CL V ctrl -. 圖 2-19 三階迴路濾波器. F ( s) . 其中. K F  (s  z )  1  KF  1  1  2  K F  z s3     1   1 s   p1   p 2   p2    p1  RP  RP   p 2 . 且. 2. (2-29). 。. 由於整個轉移函數非常複雜，因此分析整個電路式利用新增一個低通濾波器的方式，假設新增的濾波器衰減量為 ATTTEN(單位:dB)，則:    2  ATTEN  10log  ref   1   p 2  . 25. (2-30).

(46) 其(2-30)式中，ωref 為輸入參考訊號的角頻率，因此 ωp2 可由輸入訊號突波(Spur)的衰減量求得(2-40)式:. ref.  p2  10. ATTEN /10. (2-31). 1. 在文獻[8]有詳細探討加入極點 ωp2 的設計流程，為了有效抑制輸入訊號所產生的突波，額外加入的極點必須低於參考頻率，但是必須高於迴路頻寬的五倍，否則可能導致系統不穩定。另外，多新增一個極點 ωp2 會使迴路頻寬稍微降低，使鎖定時間增加，因此迴路頻寬的選擇需要略大於期望的迴路頻寬。. 2.6.2 Spur 分析 Spur 的產生是從 VCO 的控制電壓(Vctrl)有漣波的擾動，造成鎖相迴路輸出頻譜除了原本的中心頻率外，兩側還會有多出的能量。造成此種擾動的最主要原因是充電泵的開關切換所造成，使鎖定時的控制訊號有固定的調變雜訊，如圖 2-20。. Carrier. Spur. ω0 -ωm. Spur. ω0 +ωm ω. ω0. 圖 2-20 控制端擾動形成的 Spur 假設一個控制電壓訊號有微小擾動，則： (2-32) 則此訊號會透過變容器(Varactor)到壓控振盪器輸出端，使得輸出相角產生 26.

(47) 微小的變化Δθ： (2-33) 則壓控振盪器輸出變為：. (2-34) 令. ，則式(2-34)變為： (2-35). 當. 時，式子(2-35)可透過和角公式後近似成: (2-36). 再透過積化和差將(2-36)變為： (2-37) 式(2-37)化為頻譜即為圖 2-20。. 27.

(48) 28.

(49) 第三章應用於頻率合成器之多模除頻器設計與實現. 本章以製程廠標準 0.18-μm 1P6M CMOS 製程實現了一個七位元 3.3GHz 多模除頻器(Multi-Modulus Frequency Divider)，此多模除頻器可除 128~255 間任意除數。我們為了在頻率合成器(Frequency Synthesizer)中實現多個除數，故利用小除數電路(Divide-by-2/3 cell)的串接來獲得更大的除數，此次串接七級除 2/3 電路，並藉由七個控制位元來控制其除數。量測結果顯示其操作頻率在工作電壓 1.5 V 且輸入功率為 -3dBm 時，最高可達 3.3GHz (1.8V 時為 4.4GHz) 。整體的功率消耗在工作電壓 1.5V 時，約為 5.85 mW(1.8V 時，為 9.54 mW)。輸入功率靈敏度(Sensitivity)在 3 GHz 以下，皆可壓在-10 dBm 以下。其除數(Divisor)為 128~255，共 128 個模態，皆可正常除頻。整體晶片大小為 0.500 × 0.465 mm2。. 3.1 多模除頻器簡介近年來隨著通訊發達、積體電路(IC)製程的進步，無線通訊系統以高速、高整合、低成本與低功率消耗…等為基本訴求，所以在系統的設計上也會開始依據訴求與使用頻段的不同，而採用不同的技術與系統架構。但無論哪一種架構，均需要提供一個精確且穩定的本地振盪信號(Local Oscillator，LO)。而頻率合成器就有這項特色。圖 3-1 為本論文所研究探討之頻率合成器系統架構，此頻率合成器是由相位頻率偵測器(PFD)、充電泵 (CP)、迴路濾波器(Loop Filter)、電壓控制振盪器(VCO)及除頻鏈(Divider Chain)所構成。整個頻率合成器系統中，除頻鏈的設計是一個相當重要的環節，其影響了頻率合成器的最大操作頻率範圍，同時也佔了整個頻率合. 29.

(50) 成器大部分的功率消耗。因此，一個寬大的操作範圍及合理的功率消耗是其設計的重點。由於頻率合成器的輸出頻率為 9.75/10.6GHz，在輸入 12.5MHz 且預除頻電路為除四的情形下，多模除頻器需設包含 195 及 212 兩種除數。因此選擇使用串接七級除 2/3 電路的架構來完成電路設計。. Fref Phase Frequency Detector. 3rd Loop Filter. UP. Fout. Charge Pump DN. R1 C1. R2 C2. Dual-Mode VCO. C3. Control Bits A B C D E F G. Multi-modulus Divider /128~255. CML Divide-by-2. CML Divide-by-2. This Work. 圖 3-1. 頻率合成器架構下的多模除頻器. 在這個章節中，一個寬頻且高速的多模除頻器，被實現在標準 0.18-μm 1P6M CMOS 製程技術上，而該電路為整個除頻鏈的末端電路，如圖 3-1。這個多模除頻器由七個小除數電路(Divide-by-2/3 Cell)串接而成。除了最後一級外，每一級皆會透過下一級獲得一個回授控制(最後一級的模態控制端固定為高電位)，並藉由七位元數位控制邏輯進行除數的切換，除數模態範圍從 128~255，其操作原理將在後面詳敘。. 30.

(51) 3.2 七位元可程式化多模除頻器之設計 3.2.1 靜態除頻器 A.傳統 D 型正反器(D Flip-Flop)式除頻器：靜態除頻器最常應用在數位電路上，而傳統 D 型正反器是由兩個 D 型閂鎖器(D-Latch)所組成，當時脈的上升緣觸發 D 型正反器，資料端 D 將會被寫入正反器中，並在輸出端 Q 保持一個週期，直到下一個上升緣觸發，資料才會重新寫入。若將輸出端 Q 接回資料端 D，如圖 3-2(a)，則輸出端 Q 的週期將變為兩倍(頻率除以二)，圖 3-2(b)為該電路的時序圖。. Fin D. Fin. Q. Fout Q. Fout (b) D 型正反器時序圖. 圖 3-2(a) D 型正反器電路方塊圖. B.真單向時脈(True Single Phase Clock，TSPC)式除頻器: TSPC[10]電路架構如圖 3-3，被廣泛的應用於數位電路中。在現今的 0.18-μm 製程下，其操作的範圍約幾百 MHz 至 5GHz 以下。有別於其他邏輯電路，該電路只需要單一相位的時脈訊號(不需要差動輸入)就可執行正反器功能。與 CMOS 邏輯電路比較，該架構大量化簡了電路的複雜度，並增加了執行速度。TSPC 主要是由三級組成，當 CLK 為低準位時，第一級可將 D 端的資料反向傳送到 A 點；當 CLK 為高準位時，第二級功能為將前一刻的訊號在反向閂鎖至下一級輸入；當 CLK 再度為低準位，第三級再將第二級信號反轉至端，最後資料在還原至 Q 端。同樣地，我們可以將端接到 D 端，則輸出端 Q 即可得到一個除二的信號。. 31.

(52) VDD. D. CLK Q. Q. CLK. CLK. A. CLK. Stage 1. Stage 2. Stage 3. 圖 3-3 TSPC 之架構. 3.2.2 脈波吞噬型除頻器(Pulse Swallow Divider) 脈波吞噬型除頻器是一種利用脈波計數概念的回授型除頻器，如圖 3-4 所示。分成三個部分，分別是雙模預除頻器(Dual-Modulus Prescaler)，程式計數器(Program Counter)及吞噬計數器(Swallow Counter)。其提供的除數為 NP+S。P 必須大於 S。 Dual-Modulus Prescaler Fin. Program Counter.  N/N+1 Modulus Control (MC). P. A. S. Reset. Swallow Counter. 圖 3-4 脈波吞噬型除頻器. 32. Fout.

(53) 雙模預除頻器藉由模態控制端(Modulus Control)的狀態來決定其除數為 N 或 N+1。吞噬計數器會在 Reset 端被觸發時(由 0 變 1)開始計數，在 A 端信號經過 S 個脈波後，將改變模態控制端的狀態(由 1 變 0)。而程式計數器會在 A 端信號經過 P 個脈波後，輸出一個 Reset 信號給吞噬計數器。圖 3-5 為脈波吞噬型除頻器的時序圖(以 N=2，P=7，S=4 為例)。共除以18(NP+S). Fin A(N=2) MC Fout (Reset) S=4. 計數4個脈波計數7個脈波. P=7. 圖 3-5 脈波吞噬型除頻器的時序圖. 假設一開始 reset 就被觸發，則吞噬計數器將 MC 改變為 1，使得雙模預除頻器的除數變為三 (N+1)。同時吞噬計數器將 A 端信號計數四個脈波 (S=4)後，重新讓 MC 變為 0，此時雙模預除頻器的除數變為二(N)。因程式計數器需計數七個脈波(P=7),故 A 端信號再經過三個脈波後(P-S)，程式計數器會產生一個脈波來重置吞噬計數器。MC=1 的期間，雙模預除頻器的除數為三(N+1)，計數四(S)次，共十二個 Fin 脈波。MC=0 的期間，模預除頻器的除數為二(N)，計數三(P-S)次，共六個 Fin 脈波。若以此重置信號當作輸出(Fout)，則其頻率正好為輸入信號(Fin)除以十八(NP+S)之結果。. 3.2.3 可程式化多模除頻器之架構多模除頻器被廣泛應用於現代的頻率合成器。除頻器的除數決定了頻率合成器的輸出頻率範圍，因此寬廣的除頻範圍對於多頻段或者多模態的 33.

(54) 無線收發系統等是非常有用的。基本的可程式化多模除頻器(Programmable Multi-Modulus Frequency Divider)之架構，如圖 3-6 所示。此架構為脈波吞噬型除頻器的一種延伸。 FIN. Fin. Fin. Fout. Modout. Modin. Fin. ……. 2/3 Cell. 2/3 Cell Modout. Fout. Modin. Fout 2/3 Cell. Modout. C. C. VDD. Modin C. C1. C0. FOUT. C6. Cascade 7 Stage 圖 3-6. 七位元可程式化多模除頻器之架構. 藉由串接許多小除數電路，來實現一個更大的除數。此多模除頻器由七個小除數電路(Divide-by-2/3 Cell)串接而成。除了最後一級外，每一級皆會透過下一級獲得一個回授控制(最後一級的模態控制端為高電位)，並藉由七位元數位控制邏輯進行除數的切換。其除數為:. N  27  C0  20  C1 21  C 2  22  C3 23  C 4  24  C5  25  C6  2. 6. (3.1). 在此，我們以一個簡單的兩級模型來解釋其原理，如圖 3-7。 D1 FIN. Fout. Fin. 2/3 Cell Modout. Fout 2/3 Cell. Modin C. D2. A. Fin. Modout MC. FOUT VDD. Modin C. C1. C0. 圖 3-7 兩級可程式化多模除頻器. 這種除 2/3 Cell，只有在 Modin 及 C 同時為 1 的時候，其內部的回授電路才會多吞噬一個脈波(類似 S=1 的吞噬計數器，Swallow Counter)，使得輸出除以三。除 2/3 Cell 的詳細操作，將在下一節補充。因為 D2 為最後一級，為了使其除三模態正常運作，在最後一級的 Modin 會輸入一個高電位。在這個架構中，D1 可視為一個除 2/3 的雙模預除頻器(Dual-Modulus 34.

(55) Prescaler)，D2 可視為 D1 的程式計數器(Program Counter)，其除數 P 由 C1 控制(C1=1 時除三，C1=0 時除二)。圖 3-8 為兩級可程式化多模除頻器每個除數的時序圖。其除數為: N  22  C 0  20  C1 21. (3.2) 共除以5. 共除以4. Fin. Fin. A MC. MC. Fout. Fout. S=1. S=1. P=2. P=2. 圖 3-8 (a) C0=0,C1=0. 圖 3-8 (b) C0=1,C1=0 共除以7. 共除以6. Fin. Fin. A. A. MC. MC. Fout. Fout S=1. S=1. P=3. P=3. 圖 3-8 (c) C0=0,C1=1. 圖 3-8 (d) C0=1,C1=1. 3.2.4 除 2/3 除頻器 (Divide-by-2/3 Cell )之設計本節將介紹除 2/3 除頻器的原理及設計。如圖 3-9，為一個基本的除 2/3 除頻器架構圖。該電路是由 4 個 D 型閂鎖器(D-Latch)及三個 AND 邏輯閘所組成。此架構共有三個輸入，分別是輸入頻率 Fin，(由後級提供的) 模態輸入端 Modin 以及數位控制邏輯 C。兩個輸出，分別是頻率輸出端 Fout 以及(提供給前級的)模態輸出端 Modout。同時，可將此架構分成兩個部份， 35.

(56) 分別為預除頻邏輯(Prescaler Logic)及回授邏輯(End-of-Cycle Logic)。預除頻邏輯(Prescaler Logic)在一般的情況下，MS 為 1，則該電路的行為有如一個主僕式的除二除頻器。而回授邏輯類似一個 S=1 的吞噬計數器(Swallow Counter)，若 Modin 接收到來自後級的觸發信號且數位控制邏輯 C=1，則 MS 將會被暫時改變為 0 並維持一個脈波，使得輸出除數變為除三。其架構之時序圖，如圖 3-10 所示。因為預除頻邏輯為一主僕式除頻器，圖中 Ea 表示上升緣時作狀態保持，Eb 為下降緣時才將狀態輸出。 Prescalar Logic D-Latch. D-Latch. MS. D. D. Q. CLK. Q. CLK. Q. Q. Fout. Fin Modout. D-Latch. D-Latch Q. Q. D. D CLK. CLK. Q. Q. End-of-Cycle Logic C. 圖 3-9 除 2/3 除頻器架構圖 Ea. Eb. Fin C Modin Modout MS Fout Be Swallowed part. 圖 3-10 除 2/3 除頻器時序圖. 36. Modin.