第四章 X 頻帶頻率合成器的前端電路設計
4.5 變壓器回授壓控振盪器設計
4.5.2 變壓器與變容器的模擬…
變壓器跟之前所介紹的螺旋電感設計方式類似。從金屬的長寬、厚 度及金屬線段間格為考量來設計一個變壓器，如圖 4-22(a)，圖 4-22(b)為 其立體圖，此次電感線圈寬度為14μm，線圈間距為 2μm。
圖4-22(a) 變壓器佈線圖 (b) 變壓器立體圖
參考的螺旋電感等效模型可以推出變壓器的等效模型[9]，如圖 4-23。
LD/2 與 LS/2 分別為主線圈與副線圈的電感值；Rd/2 及 RS/2 是線圈寄生電 阻；Cf代表電感的兩個輸入端點間的寄生電容；COX、CSub及 RSub分別各 自為氧化層寄生電容、基底寄生電容和基底寄生電阻。
C
0 5 10 15 20 25 器挑選的尺寸為 B(branch)=1，G(group)=10。圖 4-27 為其元件 Layout 圖。
模擬結果如圖 4-28 為其電壓對電容變化圖。圖 4-29 為加入開關電路並且 開關導通後的電壓對電容變化圖，可以看見開關電路所增加的電容效應。
圖 4-27 變容器 Layout 圖
-2 -1 0 1 2
40 60 80 100 120 140
C (fF)
Vctrl(V)
Accumulation-mode MOS varactor
圖4-28 累增式變容器電壓對電容變化圖
-2 -1 0 1 2 CMOS 製程， 電路的驗證與分析是使用 Advanced Design System(ADS)作 為模擬軟體。而變壓器電感的電感值及寄生效應，皆是使用電磁模擬軟體 Sonnet 萃取後，再帶回 ADS 進行模擬。此次壓控振盪器設計在低電壓，
供應電壓為 0.75V，直流功率消耗為 10.5mW。在高頻模態(Vswitch=0V)時，
控制電壓(Vctrl)為 0V 至 1V 時，輸出頻率範圍(Tuning Range)為 10.45~10.85 GHz，如圖 4-30(a)。壓控振盪器的增益(Kvco)約為 600MHz。圖 4-31(a)為高 頻頻段下，各控制偏壓的相位雜訊模擬結果，顯示在頻率偏移 1MHz 時，
相位雜訊在約為-102 dBc/Hz。在低頻模態(Vswitch=1V)時，控制電壓(Vctrl) 為 0.2V 至 1V 時，輸出頻率範圍為 9.65~9.95 GHz，如圖 4-30(b)。壓控振 盪器的增益(Kvco)約為 480MHz。圖 4-31(b)為低頻頻段下，各控制偏壓的相 位雜訊模擬結果，顯示在頻率偏移 1MHz 時，相位雜訊在約為-101 dBc/Hz。
0.0 0.2 0.4 0.6 0.8 1.0 1.2 10.3
10.4 10.5 10.6 10.7 10.8 10.9 11.0
frequency (GHz)
Vctrl (V)
High Band Turning Range
圖 4-30(a) 高頻頻段輸出頻率範圍
0.0 0.2 0.4 0.6 0.8 1.0 1.2
9.5 9.6 9.7 9.8 9.9 10.0 10.1
frequency (GHz)
Vctrl (V)
Low Band Turning Range
圖 4-30 (b) 低頻頻段輸出頻率範圍
104 105 106 107
Phase Noise (dBc/Hz)
Offset Frequency (Hz)
High Band 10.6GHz Phase Noise
圖 4-31 (a) 高頻頻段相位雜訊
Phase Noise (dBc/Hz)
Offset Frequency (Hz)
Low Band 9.75GHz Phase Noise
圖 4-31 (b) 低頻頻段相位雜訊
4.6 X 頻帶除四預除頻器
在 X 頻帶電路上的閂鎖器(Latch)通常是使用電流模態邏輯(current mode logic，CML)，如圖 4-32，即為一個典型的 CML 閂鎖器。主要是由 輸入差動對 M3、M4，再生對(Regenerative Pair) M5、M6，及時脈對 M1、 M2 所組成。當時脈訊號饋入時，M3、M4將進行資料取樣，並由 M5、M6 將資料保持一個週期。同時，再生對 M5、M6在設計上，其增益必須大於 一，以確保資料能正確維持。
R R
M3 M4 M5
M1 M2
M6
CLK CLK
D D
Q Q
圖 4-32 D-Latch 電路圖
由於本章的壓控振盪器操作在 X 頻段，因此預除頻電路的設計選用電 流模式邏輯除頻器，如圖 4-33 所示。將兩個 CML D-Latch 串接形成一主 僕式(master-slave)的正反器(D flip-flop)。如此一來只要將正反器的 輸出 接到輸入 D 就達到除二的效果。最後，為了達到頻率除四的功能，所以 CML 除頻器會串接兩級。在架構上，本次將傳統 CML 除頻器的尾電流
(Tail-current)移除[24]。由於堆疊的電晶體會限制輸出端電壓的頭部空間 (headroom)，故減少尾電流源的跨壓，便會使得輸出端有較高的輸出擺幅。
同時，由於減少了堆疊的電晶體意味著 M3~M10會有更高的 VGS。與傳統 CML 架構(有尾電流源)比起來，更高的 VGS代表著可以用更小的電晶體尺 寸來達到相同的 gm。縮小電晶體尺寸同時也會減少輸出端的等效電容，
使得有更低的輸出端時間常數(Time Constant)。因此，移除尾電流源的 CML 除頻器會有較快的速度。
M1 M2
M3 M4
R R R R
M5 M6 M7 M8 M9 M10
Fout
Fin Fin
Fout
圖4-33 CML 除頻器電路
4.7 X 頻帶頻率合成器前端電路之整合
本節將整合 4.5 節雙頻段變壓器回授式壓控振盪器及 4.6 節的 X 頻帶 除四預除頻器電路，如圖4-34。圖 4-35 為晶片佈局圖。
M3 M4
R R R R
M5 M6 M7 M8 M9 M10 M11 M12
Fout /2
Buffer Buffer
Fout
M1 M2
LD
C1 C2
Vctrl
LD
Switch Circuit
Vswitch
Second Stage CML Divider
Fout /4
VCO
C3 C4
圖4-34 X 頻帶頻率合成器前端電路圖
圖4-35 頻率合成器前端電路晶片佈局圖
4.8 量測結果
一 個 雙 頻 段 變 壓 器 回 授 之 壓 控 振 盪 器 已 經 被 實 現 在 製 程 廠 標 準 0.18-μm 1P6M CMOS 製程上。本次量測採用 On wafer 方式量測，射頻訊 號採用 G-S-G RF 探針。供應電壓與控制偏壓則是採用 6-pin 直流探針。量 測儀器部分，使用電源供應器Agilent E3617A 提供直流電壓；使用頻譜分 析儀Agilent E4440A 量測頻譜；使用訊號分析儀(Signal Source Analyzer，
SSA)Agilent E5052B 量測相位雜訊及調變範圍，量測架設如圖 4-36。
Power Supply 頻率範圍為 9.24~9.55GHz，低頻頻段輸出頻率範圍為 8.805~9.08GHz，如 圖 4-37。高頻頻段的相位雜訊在載波偏移 1MHz 處為-102.95 dBc/Hz，
10MHz 處為-131.92dBc/Hz，如圖 4-38(a)；低頻頻段的相位雜訊在載波偏 移 1MHz 處為-92.199dBc/Hz，10MHz 處為-128.73dBc/Hz，如圖 4-38(b)。
圖 4-39(a) 為高頻頻段，控制電壓(Vctrl)為 0.5V 時，振盪器輸出端(RFout)頻 譜圖。而圖 4-39(b) 為高頻頻段，控制電壓(Vctrl)為 0.5V 時，CML 輸出端 (RFout2)頻譜圖。透過頻譜圖的量測結果可知 CML 預除頻電路可正常操作。
X 頻帶頻率合成器前端電路的晶片微影圖，如圖 4-40。晶片面積為晶片總 面積為 0.675×0.725 mm2。表一為本次量測功率消耗模擬量測比較表，發
現 VCO 實際的消耗功率比原先還要大。表 4-2 為壓控振盪器模擬與量測數
Measurement KVCO=201 MHz/V Simulation KVCO=600 MHz/V
Measurement KVCO= 205 MHz/V Simulation KVCO= 480 MHz/V
圖 4-37(b) 低頻頻段輸出頻率範圍
圖 4-38(a) 相位雜訊圖 (高頻頻段 9.42GHz)
圖 4-38(b) 相位雜訊圖 (低頻頻段 8.835GHz)
圖 4-39(a) 振盪器輸出端(RFout)頻譜圖
圖 4-39(b) CML 輸出端(RFout2)頻譜圖
圖 4-40 頻率合成器前端電路晶片微影圖 表 4-1 功率消耗模擬量測比較表
Post-sim 量測
壓控振盪器功耗 (mW) 8.25 10.5
緩衝器(mW) 3.6 4
預除頻器功耗(mW) 13.5 14
表 4-2 頻率合成器前端電路模擬與量測數據比較表
Post-sim 量測
輸出頻率範圍 (GHz) 10.45~10.85 (高頻段) 9.24~9.55 (高頻段) 9.65~9.95(低頻段) 8.805~9.08 (低頻段) 相位雜訊(dBc/Hz) @1MHz -101(高頻段) -102.95(高頻段)
-101(低頻段) -92(低頻段)
KVCO (MHz/V) 600 201
480 205
功率消耗(VCO+CML) (mW) 25.35 28.5
4.9 結果與討論
由上一節的量測結果來看，本節討論重點會著重於壓控振盪器的設 計上。首先在功率方面，這次晶片的量測在 VDD 為 0.75V，VCO 的電流 都約在 14mA，與模擬(約 11mA)有差距。筆者認為應該是在模擬的時候都 只注意到靜態功率消耗，而忽略了振盪時的動態功率消耗。再者為相位雜 訊方面，在高頻模式時量測跟模擬模擬大致差不多，不過在低頻模態都偏 低，估計應是高低頻段的寄生效應不同，而導致了共振腔 Q 值在高頻段及 低頻段的差異。最後要特別注意的是這次量測的調變範圍及 KVCO 與模擬 數據有很大的差距，尤其是輸出頻率範圍往低頻飄移約 1GHz 多。初步評 估應該是在模擬電壓控制振盪器時，只有模擬 LC-Tank 的部分，忽略了主 電路到緩衝器(Buffer)及 CML 的走線線段，使其寄生效應無法精準的模擬 到，故導致這次頻率的飄移。由這次量測可以猜測本次設計的壓控振盪器，
在輸出端的走線線段上有一些寄生電容效應並未考慮到。為了修正這個頻 飄問題，以下將提出方法解決。
首先，在原先的主電路輸出端及緩衝器間加入一組接地電容，代表 之前未考慮到的寄生電容，如圖 4-41 所示的 C3、C4。
圖 4-41 線段的寄生電容
M1 M2 LD
LS
C1 C2
Vctrl
LD
Buffer Buffer
Switch Circuit Vswitch
First Stage CML Divider
LS
C3 C4
圖 4-42 代入線段寄生電容模擬
接著開始預估線段的寄生電容值。透過量測數據，我們在輸出端代 入寄生電容 C3、C4 進行模擬，如圖 4-42。目的在測出代入何種電容值後，
可以使電路的 KVCO及輸出頻率範圍與量測數據(即圖 4-37)一致，藉此預估 線段寄生電容值。經 ADS 測試後，在高頻頻段 C3、C4代入約 214 fF 的電 容值，可以符合圖 4-37(a)的輸出頻率範圍，結果如圖 4-43(a)；在低頻頻 段時，C3、C4代入約 180 fF 的電容值，可以符合圖 4-37(b)的輸出頻率範 圍 ，結 果 如圖 4-43(b)。所以我們大致可以知道少估算的電容值約在 180~214fF 之間。
0.2 0.4 0.6 0.8 1.0 1.2
0.0 0.2 0.4 0.6 0.8 1.0 1.2
Post-sim after Modification KVCO= 590 MHz/V Post-sim before Modification KVCO= 600 MHz/V
圖 4-44(a) 輸出頻率範圍 Post-sim 與修正後比較圖(高頻頻段)
Post-sim after Modification KVCO=450 MHz/V Post-sim before Modification KVCO=450 MHz/V
圖 4-44(b) 輸出頻率範圍 Post-sim 與修正後比較圖(低頻頻段)
最後，調整電晶體的參數，使其符合原先設定的 9.75/10.6GHz 頻段(即 圖 4-30)。經過測試後，發現將電晶體的尺寸(寬度、finger 數)調小，則頻 率就會向上修正，如圖 4-44。這個修正方法將在下一個章節的頻率合成器 中得到驗證。
表 4-3 為文獻比較表。本次實作了一個 X 頻帶雙頻段的壓控振盪器。
在相位雜訊方面，與其他文獻表比較起來是較為不足(大部分 X 頻帶壓控 震盪器的相位雜訊再載波偏移 1MHz 處都以-110dBc/Hz 為目標)。原因可 能在於在輸出端多加了一個開關電路，開關電路中的電晶體 Filcker Noise 影響了相位雜訊的表現。在功率消耗方面，與其他文獻表比較起來也算較
Phase Noise (dBc/Hz)
-102.95@1MHz -110@1MHz -127@3MHz -101@1MHz -116 @1MHz
Supply Voltage(V) 0.75 0.4 2.5 1.2 2
KVCO(MHz/Hz) 600(High Mode) 480(Low Mode)
N/A 1391 N/A N/A
Power (mW) 10.5 1.08 50 4.8 72
FOM -172 -187 -180 -176 -178
*FOM=
第五章 X 頻帶 9.75/10.6 GHz 頻率合成器之設計與實現
本章節整合第三章的多模除頻器電路以及第四章的頻率合成器前端 電路，藉此實現一個應用於 X 頻段的雙頻段(9.75/10.6 GHz)頻率合成器 (Frequency Synthesizer)。此電路已經被實作在製程廠標準 0.18-μm 1P6M CMOS 製程上。其中，多模除頻器的部分，使用小除數電路(Divide-by-2/3 Cell)串接七級的架構來實現 195/212 兩種除數。電壓控制振盪器的部分，
使用交叉耦合對(Cross-coupled Pair)LC 振盪器架構，藉此提高輸出擺幅以 獲得較好的相位雜訊，並且加入一個開關電路(Switch)進行 9.75/10.6 GHz 的頻段切換。預除頻電路的部分，使用了移除尾電流(Tail-current)的電流 模式邏輯(CML)架構來完成，藉此提升速度。在低頻頻帶參考頻率為 12.5MHz(-3dBm)時，多模除頻器模數為 195，輸出頻率為 9.75GHz，相位 雜訊在載波偏移100KHz 處為-66.11 dBc/Hz；在載波偏移 1MHz 處為-89.85 dBc/Hz；在載波偏移 10MHz 處為-116.24 dBc/Hz。在高頻頻帶參考頻率 12.5MHz(-3dBm)時，多模除頻器模數為 212。輸出頻率為 10.6GHz 時，相 位雜訊在載波偏移 100KHz 處為-66.77 dBc/Hz；在載波偏移 1MHz 處為 -90.55 dBcHz；在載波偏移 10MHz 處為-122.64 dBc/Hz。晶片面積大小為 0.775 × 0.875 mm2。整個頻率合成器電路的功率消耗為34.51mW。
5.1 簡介
RF 無線通訊系統架構有許多種設計方法，但是無論何種架構都少不
了一個低相位雜訊、高速度及高頻率的頻率合成器，用以提供系統一個純 淨的載波頻率。而以鎖相迴路為基礎的頻率合成器正好有此優點。因此，
在許多收發器系統中，混頻器的本地振盪源已經廣泛使用頻率合成器來實 現。目前常見的頻率合成器作法有三種，(1)直接式頻率合成器、(2)間接式
頻率合成器及(3)直接數位頻率合成器。本次設計為間接式頻率合成器，就 是以鎖相迴路為基礎，在回授路徑加上一個多模數除頻器。只要給定一個 參考頻率，則輸出的頻率範圍就可以藉由多模除頻器的除數切換來作變換。
而本章節所實作的 X 頻帶雙頻段頻率合成器是一個應用在 LNB 衛星通訊 上的振盪源電路。因為此 LNB 系統須將低頻段 10.7~11.7GHz 及高頻段 11.7~12.75GHz，各分別需要被降頻到 0.95~1.95GHz 及 1.1~2.15GHz，所 以需要一個頻率合成器分別提供 9.75GHz 及 10.6GHz 兩個振盪源。若以 3rd Loop Filter
Dual-Mode
Phase 3rd Loop Filter
Dual-Mode 除頻鏈的總除數N 較小，故有較好的 In-band Phase Noise(20log(N)的影響)，
如參考資料[30]就是以此種架構完成；但其預除頻電路只有除二，所以多