具有可適應性偏壓的電壓控制振盪器….…78

第四章頻率合成器設計

4.5 具有可適應性偏壓的電壓控制振盪器….…78

電壓控制振盪器的設計中最重要的兩個參數，就是功率消耗和相位雜訊，我們此次所實現的電壓控制振盪器[27]，是希望能兼具低功率消耗，和低相位雜訊，所以我們使用此可調偏壓點的電壓控制振盪器來實現，此可調的機制實現在晶片內，可達到具有高線性度的電流調整，如圖 4.19 所示，

第四章頻率合成器電路設計

bias gen.VCO

outn outp

Vc MP3

MP2 MP1

MN1 MN2

C2 C1

sw1 sw2 C3

Vdd

圖 4.19 可調式電壓控制振盪器

此電路最主要的核心電路是使用 NMOS 和 PMOS 所共同構成，如此一來，可得知，由於其抵消寄生電阻的能力較強，所以可以獲得比較小的功率消耗，而且因為同時使用 NMOS 和 PMOS，所以電路會比較對稱，如此對於降低閃爍雜訊被升頻到所要的頻帶，有很好的效果，此外電容C3 的加入，

對於二倍頻的消除和 Mp3 這顆汲源極電壓的穩定偏壓也有很大的幫助 [28]，此尾端電流源，如果能加大它的尺寸比，如此可消去閃爍雜訊的影響量，但如果尺寸太大，那這顆電流源很容易進入三極管區，造成我很難將我所想要的偏壓電流送入電壓控制振盪器的核心電路裡，所以就使用圖 4.20 的複製電路來完成偏壓的控制，此電路最主要是利用 Mp4、Mp5、Mn4、

Mn5，作為核心電路的對造組，再利用負迴授路徑完成對偏壓點的監控就可完成此電路，然後再利用1996 ，Leeson 所提出的相位雜訊模型[21]

第四章頻率合成器電路設計

vbias

bias_adj

MP6

MP4 MP5

MP8

signal S

noise (4.1)

signal S

noise ) 121.8 /

第四章頻率合成器電路設計

圖 4.21 電壓控制振盪器的輸出

圖 4.22 相位雜訊的模擬

4.6 量測資料

圖 4.23 為 VCO 在 2.4GHZ的頻譜圖，圖 4.24 為 VCO 在 2.41GHZ的頻譜圖

第四章頻率合成器電路設計

圖 4.25 為 VCO 在 2.42GHZ的頻譜圖，圖 4.26 為 VCO 在 2.43GHZ的頻譜圖

圖 4.23 [email protected] 頻譜圖

圖 4.24 [email protected] 頻譜圖

第四章頻率合成器電路設計

圖 4.27 為 VCO 在 2.44GHZ的頻譜圖，圖 4.28 為 VCO 在 2.45GHZ的頻譜圖圖 4.29 為 VCO 在 2.46GHZ的頻譜圖，圖 4.30 為 VCO 在 2.47GHZ的頻譜圖圖 4.31 為 VCO 在 2.48GHZ的頻譜圖

圖 [email protected] 頻譜圖

第四章頻率合成器電路設計

圖 [email protected] 頻譜圖

第四章頻率合成器電路設計

圖 4.29 [email protected] 頻譜圖

圖 4.30 [email protected] 頻譜圖

我們由以上的圖示可知，此電壓控制振盪器其雜訊規格在1MHz 的偏移頻率時，

都可達到-115dBc@1MHz，最好可以達到-117dBc@1MHz。其和模擬時做比較，

只相差 2dBc 由此可知，此電壓控制振盪器的設計都在預期之內，在我操作頻

第四章頻率合成器電路設計

帶，也就是2.4GHz 到 2.48GHz 這個範圍，其平均 FOM 值在 179.6，最好的 FOM 值可到180。和模擬所推測值幾乎一至，而圖 4.31，為整體除頻器的表現，在最高頻帶，除數為127 時，所除下的頻率為 19.6MHz，所以可驗證除頻器的操作是正常工作的。

圖 4.31 除頻器的波形

最後圖 4.32 為我晶片的照相，面積為 1300um ×1300um。表六為量測資料整理表。

圖 4.32 晶片照相圖

第四章頻率合成器電路設計

製程/供應電壓 TSMC 0.18-μm / 1.8V 頻率範圍

(2.73GHz~2.55GHz)

(2.62GHz~2.45GHz) (2.52GHz~2.37GHz)

參考頻率 20 MHz

鎖住時間 < 60us

迴路頻寬 100 kHz

Phase noise@1MHz -117 dBc/Hz 除頻數 119 ~ 127

功率耗

損

VCO 3.2 mW

電荷幫浦和相位

頻率檢測器

0.9 mW 和差調變器和

除頻器 8 mW

輸出緩衝器 20 mW

表七量測整理表

第五章結論

第五章

結論

此篇論文最主要實現了一個使用和差調變器的非整數頻率合成器，在此論

文提供了一個完整的設計流程，使得在決定頻率合成器時，皆有一個準則，根據此準則，可看出電路最瓶頸的地方在哪，而可以針對此困難點加以解決，如此一來才不會陷入嘗試錯誤的設計方法，最後，我們由量測結果可得知，在模擬時考慮周詳，則可得到模擬和量測皆一致的結果，如在此論文中，電壓控制振盪器的相位雜訊在模擬時為-119dBc@1MHZ ，而在量測時為 -117dBc/MHz ，兩者皆一致。

參考文獻

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in Proceedings of IEEE International Solid-State Circuits Conference, pp.

140–1, Feb. 1993.

[4] T. Stetzler, I. Post, J. Havens, and M. Koyama, “A 2.7 V to 4.5 V single-chip GSM transceiver RF integrated circuit,” in Proceedings of IEEE International Solid-State Circuits Conference, pp. 150–1, Feb.

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[7] W. Djen and P. Shah, “Implementation of a 900 Mhz transmitter system using highly imtegrated ASIC,” in IEEE 44th Vehicular Technology Conference, pp. 1341–5 vol. 2, June 1994.

[8] S. Heinen, S. Beyer, and J. Fenk, “A 3.0 V 2 Ghz transmitter IC for

digital radio communication with integrated VCOs,” in Proceedings of

IEEE Internationa Solid-State Circuits Conference, pp. 150–1, Feb. 1995.

[9] S. Heinen, K. Hadjizada, U. Matter, W. Geppert, V. Thomas, S.Weber, S. Beyer, J. Fenk, and E. Matschke, “A 2.7V 2.5 GHz Bipolar Chipset for Digital Wireless Communication,” in Proceedings of IEEE International Solid-State Circuits Conference, pp. 306–7, Feb. 1997.

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[11] T. A. Riley, M. A. Copeland, and T. A. Kwasniewski, “Delta-Sigma Modulation in Fractional-N Frequency Synthesis,” IEEE Journal of Solid State Circuits, vol. 28, no. 5, pp. 553–559, May 1993.

[12] B. Miller and B. Conley, “A Multiple Modulator Fractional Divider,” in Proc . 44th Annual Symp. on Freq. Control, pp. 559–567, May 1990.

[13] B. Miller and B. Conley, “A Multiple Modulator Fractional Divider,” IEEE Trans. Instrumentation and Meas., vol. 40, no. 3, pp.

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[14] M. Perrott, T. Tewksbury, and C. Sodini, “A 27-mW CMOS

fractional-N synthesizer using digital compensation for 2.5-Mb/s GFSK modulation,” IEEE J. Solid-State Circuits, vol. 32, pp. 2048–2060, Dec. 1997.

[16] “A General Theory of Phase Noise in Electrical Oscillators” Ali Hajimiri, Thomas H. Lee , IEEE Journal of Solid-State

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Pages:784 – 793

[18] National Semiconductor

[19]J.C.Candy,”A Use of Limot Cycle Oscillations to Obtain Robust Analog top Digital Converters” . IEEE Trans. On Communications. VOL/

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[21] J.C.Candy and A.Huynh. “Double Interpolation for Digital to Analog Conversion”. IEEE Trans. Comm., VOL. COM-34. pp.77-81.

1986.

[22] J.C.Candy and O.J.Benjamin. “ The Structure of Quantization Noise from Sigma-Delta Modulatoion”. IEEE Trans. On Communications.

VOL.COM-29.pp.1316-1323,.1981.

[23]Y.Matsuya and Y.Akazawa. “Multi-Stage Noise Shaping Technology and Its Application to Precision Measurement” , IMTC ’92 IEEE.

Pp.540-544. 1992.

[24] W. Rhee, B. Song, and A. Ali, “A 1.1-GHz CMOS fractional-N frequency synthesizer with a 3-b 3rd-order

∆Σ

modulator,” IEEE J.

Solid-State Circuits, vol. 35, pp. 271–350, Oct. 2000.

[25] Hyungki Huh, Yido Koo*

“A CMOS Dual-band Fractional-N Synthesizer with Reference Doubler

and Compensated Charge Pump ,” ISSCC 2004.

[26] Behzad Razavi, Member, IEEE, “A Study of Phase Noise in CMOS Oscillators,” IEEE J. Solid-State Circuits, Vol. 31, pp. 331-343, March 1996

[27] D. A. Hitok, C. G. Sodini, “Adaptive Biasing of a 5.8GHz CMOS Oscillator”IEEE Int. Solid-State Circuits Conf.Dig. Tech. Papers , pp.

292-293 , Feb.2002.

[28] E.Hegazi,et al., “A Filtering Technique to Lower Qscillator Phase Noise,”IEEE Int. Solid-State Circuits Conf.Dig. Tech. Papers , pp.

292-293 , Feb.2001.

簡歷

姓名: 邱偉茗

生日: 1978 年 12 月 27 日

地址: 苗栗市福星里福星街 110 巷 48 弄 9 號學經歷:

中原大學電子工程學系 (1997-2001) 交通大學電子研究所碩士班 (2002-2004)

研究所主修課程:

類比積體電路 I 吳介琮教授

類比積體電路 II 吳介琮教授

適應性訊號處理杭學鳴教授

數位積體電路陳巍仁教授

高頻電路設計孟慶宗教授

數位通訊溫瓌岸教授

積體電路之靜電防護柯明道教授

在文檔中一個使用和差調變器的2.4GHz直接調變發射器 (頁 77-92)

第四章 頻率合成器設計

4.5 具有可適應性偏壓的電壓控制振盪器….…78

圖 4.19 可調式電壓控制振盪器

圖 4.21 電壓控制振盪器的輸出

圖 4.22 相位雜訊的模擬

4.6

量測資料

圖 4.23 [email protected] 頻譜圖

圖 4.24 [email protected] 頻譜圖

圖 [email protected] 頻譜圖

圖 [email protected] 頻譜圖

圖 [email protected] 頻譜圖

圖 [email protected] 頻譜圖

圖 4.29 [email protected] 頻譜圖

圖 4.30 [email protected] 頻譜圖

圖 4.31 除頻器的波形

圖 4.32 晶片照相圖

製程/供應電壓 TSMC 0.18-μm / 1.8V 頻率範圍

參考頻率 20 MHz

鎖住時間 < 60us

迴路頻寬 100 kHz

Phase noise@1MHz -117 dBc/Hz 除頻數 119 ~ 127

VCO 3.2 mW

0.9 mW 和差調變器和

除頻器 8 mW

輸出緩衝器 20 mW

表七 量測整理表

第五章

結論

參考文獻

[1] P. Gray and R. Meyer, “Future directions in silicon ICs for RF personal communications,”in IEEE Custom IC Conference, pp. 83–90, 1995.

[2] J. Sevenhans, A. Vanwelsenaers, J.Wenin, and J. Baro, “An integrated Si bipolar RF transceiver for a zero IF 900 Mhz GSM digital mobile radio frontend of a hand portable phone,” in IEEE Custom IC Conference, pp.

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140–1, Feb. 1993.

[4] T. Stetzler, I. Post, J. Havens, and M. Koyama, “A 2.7 V to 4.5 V single-chip GSM transceiver RF integrated circuit,” in Proceedings of IEEE International Solid-State Circuits Conference, pp. 150–1, Feb.

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[7] W. Djen and P. Shah, “Implementation of a 900 Mhz transmitter system using highly imtegrated ASIC,” in IEEE 44th Vehicular Technology Conference, pp. 1341–5 vol. 2, June 1994.

[8] S. Heinen, S. Beyer, and J. Fenk, “A 3.0 V 2 Ghz transmitter IC for

digital radio communication with integrated VCOs,” in Proceedings of

IEEE Internationa Solid-State Circuits Conference, pp. 150–1, Feb. 1995.

[9] S. Heinen, K. Hadjizada, U. Matter, W. Geppert, V. Thomas, S.Weber, S. Beyer, J. Fenk, and E. Matschke, “A 2.7V 2.5 GHz Bipolar Chipset for Digital Wireless Communication,” in Proceedings of IEEE International Solid-State Circuits Conference, pp. 306–7, Feb. 1997.

[10] T. A. Riley and M. A. Copeland, “A simplified continuous phase modulator technique,” IEEE Transactions on Circuits and Systems — II:

Analog and Digital Signal Processing, vol. 41, no. 5, pp. 321–328, May 1994.

[11] T. A. Riley, M. A. Copeland, and T. A. Kwasniewski, “Delta-Sigma Modulation in Fractional-N Frequency Synthesis,” IEEE Journal of Solid State Circuits, vol. 28, no. 5, pp. 553–559, May 1993.

[12] B. Miller and B. Conley, “A Multiple Modulator Fractional Divider,” in Proc . 44th Annual Symp. on Freq. Control, pp. 559–567, May 1990.

[13] B. Miller and B. Conley, “A Multiple Modulator Fractional Divider,” IEEE Trans. Instrumentation and Meas., vol. 40, no. 3, pp.

578–583, June 1991.

[14] M. Perrott, T. Tewksbury, and C. Sodini, “A 27-mW CMOS

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[16] “A General Theory of Phase Noise in Electrical Oscillators” Ali Hajimiri, Thomas H. Lee , IEEE Journal of Solid-State

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Pages:784 – 793

[18] National Semiconductor

[19]J.C.Candy,”A Use of Limot Cycle Oscillations to Obtain Robust Analog top Digital Converters” . IEEE Trans. On Communications. VOL/

COM-22. pp.298-305. 1974.

[20] J.C.Candy,”A Use of Double Integration in Sigma Delta Modulation”.IEEE Trans.On Communications. VOL.

COM-33.pp.249-258. 1985.

[21] J.C.Candy and A.Huynh. “Double Interpolation for Digital to Analog Conversion”. IEEE Trans. Comm., VOL. COM-34. pp.77-81.

1986.

[22] J.C.Candy and O.J.Benjamin. “ The Structure of Quantization Noise from Sigma-Delta Modulatoion”. IEEE Trans. On Communications.

VOL.COM-29.pp.1316-1323,.1981.

[23]Y.Matsuya and Y.Akazawa. “Multi-Stage Noise Shaping Technology and Its Application to Precision Measurement” , IMTC ’92 IEEE.

Pp.540-544. 1992.

[24] W. Rhee, B. Song, and A. Ali, “A 1.1-GHz CMOS fractional-N frequency synthesizer with a 3-b 3rd-order

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Solid-State Circuits, vol. 35, pp. 271–350, Oct. 2000.

[25] Hyungki Huh, Yido Koo*

“A CMOS Dual-band Fractional-N Synthesizer with Reference Doubler

and Compensated Charge Pump ,” ISSCC 2004.

[26] Behzad Razavi, Member, IEEE, “A Study of Phase Noise in CMOS Oscillators,” IEEE J. Solid-State Circuits, Vol. 31, pp. 331-343, March 1996

[27] D. A. Hitok, C. G. Sodini, “Adaptive Biasing of a 5.8GHz CMOS Oscillator”IEEE Int. Solid-State Circuits Conf.Dig. Tech. Papers , pp.

292-293 , Feb.2002.

[28] E.Hegazi,et al., “A Filtering Technique to Lower Qscillator Phase Noise,”IEEE Int. Solid-State Circuits Conf.Dig. Tech. Papers , pp.

292-293 , Feb.2001.

簡歷

第四章頻率合成器設計

表七量測整理表

地址: 苗栗市福星里福星街 110 巷 48 弄 9 號學經歷:

類比積體電路 I 吳介琮教授

類比積體電路 II 吳介琮教授

適應性訊號處理杭學鳴教授

數位積體電路陳巍仁教授

高頻電路設計孟慶宗教授

數位通訊溫瓌岸教授

積體電路之靜電防護柯明道教授