第四章 頻率合成器設計
4.4 多係數除頻器的設計
(a) (b) 圖 4.9 防止電流源進入三極管區模擬圖
(b)有多於路徑來導通電流，比較得知，(b)的輸出波形的確比較和緩而沒有尖端 突起，所以此路徑的確有補償的效果在。
(a) (b) 圖 4.10 參考訊號源的寄生效應
4.4 多係數除頻器的設計
65dBc 40dBc
第四章 頻率合成器電路設計
4.4.1 除頻器簡介
所謂多係數除頻器，是指可利用針腳電位的控制，選擇所需要的除數。在本 設計中，多係數除頻器(圖 4.11)可分為三部分：前置除頻器(Prescaler)、屏蔽 計數器(Swallow Counter)與可程式計數器(Programmable Counter)。前置除頻 器的除數為 4 或 5，由一 vc 信號所控制，vc 為 0 時，除數為 5，vc 為 1 時，除
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控制除 4 或 5。如果 vcon 為 0，
圖 4.12 除 4、除 5 的電路方塊圖
圖 4.12 是除 4/5 的前置除頻器電路圖，使用三個 D 型正反器與兩個或閘(OR Gate)電路來實現。當 vc 等於 0 時(a)，產生除數為 5 的效果；當 vc 等於 1 時(1)，
產生除數為 4 的效果。圖 4.13 為除 4/5 前置除頻器的信號圖
。
(a) (b) 圖 4.13 除 4/5 前置除頻器的信號圖
因為前置除頻器的輸入信號為壓控振盪器的輸出信號，頻率非常高，所以無 法使用傳統CMOS 的 D 型正反器。在這裡我們使用圖 4.11 的差動對(Source Couple Pair)電路，它由兩組閂(Latch)電路所組成，以相差 180 度相位的時脈(Clock) 信號控制兩者間的切換。採用此電流模式(Current Mode)的邏輯電路，可以增加
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輸入信號頻率的範圍。圖4.13 為模擬結果。
在除4/5 的前置除頻器中需要或閘(OR Gate)電路，但傳統的 CMOS 電路在 速度上無法達到要求，因此將或閘電路合併到高速除2 的 D 型正反器電路中(圖 4.14)。因為是或閘，所以將兩 NMOS 電晶體以並聯方式達成。
最後，圖4.13 為前置除頻器除 4 與 5 的模擬結果。
圖 4.14 高速除 2 電路
4.4.3 可程式計數器
可程式計數器(Programmable Counter)是一個倒數計數器，其除數為 P，功用 為將前置除頻器(Prescaler)的輸出信號除以 P。每當經過 P 個週期後，就會產生 一重置(Reload)信號，將屏蔽計數器和可程式計數器恢復為起始值，再進行下一 次的運算，圖4.15 為一 5 bits 可程式計數器的架構圖。
由於本設計中使用的可程式計數器是非同步式的，所以會產生較多的相位誤 差(Phase Errors)，所以在最後加入一 resynchronous 電路，以減少相位誤差。
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圖4.15 為可程式計數器的信號圖，可程式計數器的除數為 29，當除數倒數 到1 時，產生一重置(Reload)信號，將可程式計數器的除數重設為 4。
圖 4.15 可程式計數器架構圖
4.4.4 屏蔽計數器
屏蔽計數器(Swallow Counter)也是一個倒數計數，其除數為 S，S 小於可程 式計數器的除數P，屏蔽計數器經由信號 vcon 控制前置除頻器(Prescaler)。前置 除頻器輸出信號的前S 個，vcon 等於 0，所以前置除頻器為除以 5；前置除頻器 輸出信號的後P-S 個，vcon 等於 1，所以前置除頻器為除以 4。圖 4.16 為一 4 bits 屏蔽計數器的架構圖。
圖4.17 為屏蔽計數器的信號圖，假設可程式計數器的輸入除數為 4，屏蔽計 數器的除數為2。當重置(Reload)信號到達後，屏蔽計數器的除數重設為 2，此時 vc 信號為 0，使得前置除頻器做除 5 的動作。當除數倒數到 0 時，vc 信號變為 1，
使得前置除頻器做除4 的動作。
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