第三章 和差調變器
3.12 和差調變器電路
圖3.19 為二位元三階和差調變器的電路設計圖。其中加法器使用進位選擇 加法器(Carry-Select Adder)。要設計一穩定的和差調變器，必須所有 Bit Patterns 都沒有發生超載(Overload)的情況。所謂超載，是指電路有 Overflow 或 Underflow 的情形產生。經由模擬結果，設計加法器如表四。如此一來，和差調變器就不會 產生超載的情形，即和差調變器為一穩定的系統。
第三章 和差調變器
A1 A2 A3 A4 A5
13Bit 13Bit 13Bit 13Bit 14Bit
A6 A7 Input
Range
Quantizer Frequency Resolution 14Bit 14Bit 256~756 2Bit 1/1024
表五 加法器位元分配表
在乘法器的設計上，我們採用移位(Shifter)的架構，降低電路設計的複雜度。
乘2 的電路為邏輯左移(Logical Left Shift)一位元，乘 0.5 的電路為算數右移 (Arithmetic Right Shift)一位元，乘 1.5 的電路為本身加上算數右移一位元。所以 整個二位元三階和差調變器需要七個加法器。
第四章 頻率合成器電路設計
第四章
頻率合成器電路設計
4.1 簡介
本章介紹鎖相迴路各個元件的電路設計，包括相位頻率偵測器(Phase Frequency Detector)、電荷充放器(Charge Pump)、迴路濾波器(Loop Filter)、壓控 振盪器(VCO)、倍頻器(Frequency Doubler)與多係數除頻器(Multi-Modulus Frequency Divider)。
表五為所有電路的特性。
圖 4.1 頻率合成器架構圖
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Process / Supply Gain (dB) fout 2.4 ~ 2.4835 GHz Channel spacing
(fref)
1 MHz
Channel number 79 Division number 119 ~ 127
Lock time < 220us Phase
noise@1MHz
< -80 dBc/Hz
表六 規格表
4.2 相位頻率偵測器
相位和頻率檢測器可以檢測出參考訊號源和除頻器輸出之間的頻率差或著 是相位差， 由圖 4.2(a)可知，當 A 輸入端的頻率若是比 B 端的輸入頻率大的話，
則 QA 端會拉起高電壓的訊號，但QB 端則會保持在低電壓的位準，反之, 若 B 輸入端的頻率若比A 端的輸入頻率大的話，則端 QB 端會拉起高電壓的訊號，但 QA 端則會保持在低電壓的位準，還有一種情況就是，當A 端和 B 端兩邊的輸入 頻率都一樣的話，此電路在此時會檢查A、B 兩端的相位差是多少，如果有相位 差的話，則QA 或QB 端會送出一和相位差同寬度的訊號(是由 QA 或QB 端送出 則取決於到底是A 領先 B，還是 A 落後 B)。
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A PFD B
QA QB
(a)
QA
= 0
QB= 1
QA
= 0
QB= 0
QA
= 1
QB= 0
State 2 B State 0 State 1B
A B
A
A
(b)
(c)
圖 4.2 (a) 相位和頻率檢測器(b) 相位和頻率檢測器的狀態圖 (c) 相位和頻率檢測器的時序圖
圖 4.2(a)[26]中，展示了相位和頻率檢測器的建構方塊，其中包含了兩個具 有可重置功能的D 型正反器，還有一個 NAND 閘， A 和 B 兩輸入端各分別當 作此兩個正反器的時脈 ，而此兩個正反器的輸入總是接至高電位， 接下來，我 們預設QA 和QB 的初始值為0，所以呢!如果 A 端從 0 變成 1 ，然後 QA 就會等 於1，一直到 B 從 0 變成 1 ，如此一來 QB 就會輸出高電壓，只要 QA.和 QB
同時為高電位，則會對兩個正反器作重置的動作，將QA.和 QB 再次拉回低電位。
接著圖 4.2(b)表達了相位和頻率檢測器輸入和輸出的狀態表，詳細紀錄 這所有變化的可能性，而圖4.2(c)則是上述文字所描述的波形。
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D CK Q
"1"
A
D
Q CK
"1"
B
QA
QB Reset
∆θ π
− 2 2π 4π π
−4
(a) (b)
圖4.3(a) 相位和頻率檢測器的內部電路(b) 相位和頻率檢測器的特徵圖
當我們定義輸出為當
ω
A =ω
B時， QA和 QB平均值的差，並忽略窄重置脈衝 的效應，我們發現當∆θ 改變時，輸出將會對稱的改變(圖 4.3)。如何在所相迴路 中使用圖 4.3 相位和頻率檢測器呢?因為在 QA和 QB平均值的差是我們所感興趣 的，一個最常用的方法是在相位和頻率檢測器和迴路濾波器之間插入一個電荷幫 浦(Charge pump)。其中圖 4.3(a)中所使用的 D 型正反器為圖 4.4 所示，這種 D 型正反器架構簡
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單，且切換速度快，所以會有比較高的線性的，我們可由圖4.5(a)(b)看到其模擬 結果，和前面所述相同，死區(Dead Zone)是設計相位頻率偵測器的一個重要課 題。理想上，相位頻率偵測器的輸出和兩個輸入信號的相位差異成正比。但當相 位頻率偵測器兩個輸入信號的相位差異很小時，輸出並無法與相位差異成正比。
接近零的相位差異所導致非線性的相位頻率偵測器輸出稱為“死區”。而在此區域 的電壓等級無法驅動電荷充放器。
(a) (b)
圖 4.5 相位和頻率檢測器的模擬結果
一個好的消除死區的方法為在UP 與 DOWN 的信號上增加一個小的脈波，
即使兩個輸入信號間並無相位差異。實現的方式為在相位頻率偵測器的重設 (Reset)路徑上增加一延遲(Delay)電路，增加延遲時間即可減少死區。而我所設計 的延遲電路為2nS，可由圖 4.6 得知，死區小於 5pS，所以可以滿足之前所討論 死區必須在5pS 才能有效減低其非線性的效應。
4.3 電荷幫浦的設計
電荷幫浦的功能最主要是對迴路濾波器作充放電的動作，而圖4.7 為此次所 採用的架構，兩條虛線中間的部分是電荷幫浦主要的電路方塊，當up 的訊號一 來，Mc4 將會打開 Mc2 會關掉，所以這時此電路會對迴路濾波器充電，當 down
REF DIV UP DN
REF DIV UP DN
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的訊號一來，Mc4 將會關掉 Mc2 會打開，如此，此電路會對迴路濾波器放電，
圖 4.6 死區的模擬
圖 4.7 電荷幫浦
左半部建立了一個複製路徑，也就是Mrp4、Mrp1 這條路徑，當在鎖定的時候，
Mfb1、Mfb2 此負迴授路徑會啟動，使左右兩端的環境相同，如此由於複製路徑
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一來，也可將主電路部份的誤失電流給補償回來，圖4.8 為其模擬結果，由模擬 可以得知，上下尾端電流源的誤失可以小於3%。
再利用圖 4.10 (a)(b)，我們更可以看到其結果。
而最左邊的電流源，其功能是當 up 訊號來的時候，Mc4、Mc1 兩顆電晶體打 開，而Mc3、Mc2 為關掉的狀態，如此可知 Mb3 電流源並沒有任何電流路徑，
所以有可能進入三極管區，導至在切換時，電荷重分佈的效應會很明顯，由圖 4.9 可知，(a)為沒有額外電流路徑
圖 4.8 電流誤失模擬圖
Vc=0.4v Vc=1.4v
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(a) (b) 圖 4.9 防止電流源進入三極管區模擬圖
(b)有多於路徑來導通電流，比較得知，(b)的輸出波形的確比較和緩而沒有尖端 突起，所以此路徑的確有補償的效果在。
(a) (b) 圖 4.10 參考訊號源的寄生效應
4.4 多係數除頻器的設計
65dBc 40dBc
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4.4.1 除頻器簡介
所謂多係數除頻器，是指可利用針腳電位的控制，選擇所需要的除數。在本 設計中，多係數除頻器(圖 4.11)可分為三部分：前置除頻器(Prescaler)、屏蔽 計數器(Swallow Counter)與可程式計數器(Programmable Counter)。前置除頻 器的除數為 4 或 5，由一 vc 信號所控制，vc 為 0 時，除數為 5，vc 為 1 時，除
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控制除 4 或 5。如果 vcon 為 0，
圖 4.12 除 4、除 5 的電路方塊圖
圖 4.12 是除 4/5 的前置除頻器電路圖，使用三個 D 型正反器與兩個或閘(OR Gate)電路來實現。當 vc 等於 0 時(a)，產生除數為 5 的效果；當 vc 等於 1 時(1)，
產生除數為 4 的效果。圖 4.13 為除 4/5 前置除頻器的信號圖
。
(a) (b) 圖 4.13 除 4/5 前置除頻器的信號圖
因為前置除頻器的輸入信號為壓控振盪器的輸出信號，頻率非常高，所以無 法使用傳統CMOS 的 D 型正反器。在這裡我們使用圖 4.11 的差動對(Source Couple Pair)電路，它由兩組閂(Latch)電路所組成，以相差 180 度相位的時脈(Clock) 信號控制兩者間的切換。採用此電流模式(Current Mode)的邏輯電路，可以增加
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輸入信號頻率的範圍。圖4.13 為模擬結果。
在除4/5 的前置除頻器中需要或閘(OR Gate)電路，但傳統的 CMOS 電路在 速度上無法達到要求，因此將或閘電路合併到高速除2 的 D 型正反器電路中(圖 4.14)。因為是或閘，所以將兩 NMOS 電晶體以並聯方式達成。
最後，圖4.13 為前置除頻器除 4 與 5 的模擬結果。
圖 4.14 高速除 2 電路
4.4.3 可程式計數器
可程式計數器(Programmable Counter)是一個倒數計數器，其除數為 P，功用 為將前置除頻器(Prescaler)的輸出信號除以 P。每當經過 P 個週期後，就會產生 一重置(Reload)信號，將屏蔽計數器和可程式計數器恢復為起始值，再進行下一 次的運算，圖4.15 為一 5 bits 可程式計數器的架構圖。
由於本設計中使用的可程式計數器是非同步式的，所以會產生較多的相位誤 差(Phase Errors)，所以在最後加入一 resynchronous 電路，以減少相位誤差。
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圖4.15 為可程式計數器的信號圖，可程式計數器的除數為 29，當除數倒數 到1 時，產生一重置(Reload)信號，將可程式計數器的除數重設為 4。
圖 4.15 可程式計數器架構圖
4.4.4 屏蔽計數器
屏蔽計數器(Swallow Counter)也是一個倒數計數，其除數為 S，S 小於可程 式計數器的除數P，屏蔽計數器經由信號 vcon 控制前置除頻器(Prescaler)。前置 除頻器輸出信號的前S 個，vcon 等於 0，所以前置除頻器為除以 5；前置除頻器 輸出信號的後P-S 個，vcon 等於 1，所以前置除頻器為除以 4。圖 4.16 為一 4 bits 屏蔽計數器的架構圖。
圖4.17 為屏蔽計數器的信號圖，假設可程式計數器的輸入除數為 4，屏蔽計 數器的除數為2。當重置(Reload)信號到達後，屏蔽計數器的除數重設為 2，此時 vc 信號為 0，使得前置除頻器做除 5 的動作。當除數倒數到 0 時，vc 信號變為 1，
使得前置除頻器做除4 的動作。
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圖 4.16 屏蔽計數器架構圖
圖 4.18 屏蔽計數器信號圖
4.5
具有可適應性偏壓的電壓控制振盪器
電壓控制振盪器的設計中最重要的兩個參數，就是功率消耗和相位雜 訊，我們此次所實現的電壓控制振盪器[27]，是希望能兼具低功率消耗，和低相 位雜訊 ，所以我們使用此可調偏壓點的電壓控制振盪器來實現，此可調的機制 實現在晶片內，可達到具有高線性度的電流調整，如圖 4.19 所示，
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bias gen.VCO
outn outp
Vc MP3
MP2 MP1
MN1 MN2
C2 C1
sw1 sw2 C3
Vdd
圖 4.19 可調式電壓控制振盪器
此電路最主要的核心電路是使用 NMOS 和 PMOS 所共同構成，如此一 來，可得知，由於其抵消寄生電阻的能力較強，所以可以獲得比較小的功率 消耗，而且因為同時使用 NMOS 和 PMOS，所以電路會比較對稱，如此對 於降低閃爍雜訊被升頻到所要的頻帶，有很好的效果，此外電容C3 的加入，
對於二倍頻的消除和 Mp3 這顆汲源極電壓的穩定偏壓也有很大的幫助 [28]，此尾端電流源，如果能加大它的尺寸比，如此可消去閃爍雜訊的影響 量，但如果尺寸太大，那這顆電流源很容易進入三極管區，造成我很難將我 所想要的偏壓電流送入電壓控制振盪器的核心電路裡，所以就使用圖 4.20 的複製電路來完成偏壓的控制，此電路最主要是利用 Mp4、Mp5、Mn4、
Mn5，作為核心電路的對造組，再利用負迴授路徑完成對偏壓點的監控就可 完成此電路，然後再利用1996 ，Leeson 所提出的相位雜訊模型[21]
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`
vbias
bias_adj
MP6
MP4 MP5
MP8
signal S
noise (4.1)
signal S
noise ) 121.8 /
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圖 4.21 電壓控制振盪器的輸出
圖 4.22 相位雜訊的模擬
4.6
量測資料
圖 4.23 為 VCO 在 2.4GHZ的頻譜圖，圖 4.24 為 VCO 在 2.41GHZ的頻譜圖
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圖 4.25 為 VCO 在 2.42GHZ的頻譜圖，圖 4.26 為 VCO 在 2.43GHZ的頻譜圖
圖 4.23 [email protected] 頻譜圖
圖 4.24 [email protected] 頻譜圖
第四章 頻率合成器電路設計
圖 4.27 為 VCO 在 2.44GHZ的頻譜圖，圖 4.28 為 VCO 在 2.45GHZ的頻譜圖 圖 4.29 為 VCO 在 2.46GHZ的頻譜圖，圖 4.30 為 VCO 在 2.47GHZ的頻譜圖
圖 4.27 為 VCO 在 2.44GHZ的頻譜圖，圖 4.28 為 VCO 在 2.45GHZ的頻譜圖 圖 4.29 為 VCO 在 2.46GHZ的頻譜圖，圖 4.30 為 VCO 在 2.47GHZ的頻譜圖