第二章 文獻探討
2.6 區域應變矽
除了上述的全區域應變 (global strain)，還有在局部區域施加應力。而 應力通常分布於施加的區域範圍。作法為在選定的區域內施應力或改變區 域內原本空白的應力膜的薄膜特性[4]。，而區域應變矽 (local strain) 有局 部區域應變有在源/汲極區域植入矽鍺合金或矽碳合金、附有應力的氮化矽 覆蓋層和淺溝槽隔離技術。這邊主要介紹源、汲極植入矽鍺合金和附有應 力之氮化矽覆蓋層。
2.6.1 區域應變矽於源/汲極
而圖 2-14 顯示的為在矽的凹槽 (S/D 區域) 處利用化學氣相沉積 (CVD) 沉積矽鍺，加入矽鍺的應力層，形成應力。這是因為鍺的晶格比矽 的晶格大，不匹配的矽鍺晶格會壓迫較小的矽晶格，形成應力。
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如果再源/汲極使用的為矽鍺則通道會受到壓力(compression stress)，如 果使用矽碳則通道會受到張力( tensile stress)。
根據Vegard’s law 可以得到不同濃度的鍺晶格(此處假設鍺濃度為 y)與 矽晶格，產生矽鍺合金時，其晶格大小如(2.5)式，此處矽和鍺的晶格大小 各為，aSi=5.431Å ，aGe=5.646Å 。[9]
Ge Si
SiGe y a ya
a (1 ) (2.5)
研究發現使用矽鍺合金重填作為源/汲極，如圖 2-14，可增加應力使載 子遷移率增益之。且也有研究發現，在半導體元件中施加應力可以有效地 增加驅動電流，如圖 2-15 所示。其顯示在半導體元件中同時施加 CESL 與 在源/汲極使用矽鍺合金可以有效地增加驅動電流。而圖 2-16 亦顯示，使 用壓組係數來推估模擬結果其載子遷移率增益，與文獻中之資料趨勢比 較，可以得知其載子遷移率增益趨勢一致的。
圖 2-14 源/汲極重填矽鍺合金其步驟示意圖[11]
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圖 2-15 在半導體元件中施加 CESL 壓應力和源/汲極使用矽鍺合金 其 Ion/ Ioff曲線圖 [14]
圖 2-16 使用壓組係數來推估模擬結果其載子遷移率增益與文獻資料之趨 勢曲線比較圖[14]
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研究也發現源/汲極使用矽鍺合金其元件通道應變大小，受到鍺含量、
矽鍺層的厚度、或是源/汲極與通道的距離等因素影響。[15]
首先討論不同鍺含量對元件通道的影響，圖 2-17 顯示不同的鍺含量對 於通道的水平分量和垂直分量的應力值曲線 2-17 (a) 顯示垂直分量 (Z 方 向)的 X 方向的應力值 2-17 (b) 為水平分量 (X 方向) 的 X 方向的應力 值。從 2-17 (a)可以觀之隨著鍺含量的增加，其對元件通道之 Z 方向應力 值也隨之增加。且同樣地從 2-17 (b) 也可觀察到隨著鍺含量的增加，其對 通道的 X 方向之應力值會隨之增加，而矽通道的應力值會低於矽鍺合金的 應力值，且其 X 方向最大應力值，發生於源/汲極與矽元件通道之交接處。
圖 2-17 顯示不同的鍺含量對於通道的水平分量和垂直分量的應力值曲線 (a) 顯示垂直分量的 X 方向的應力值(b)為水平分量的 X 方向的應力值[9]
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雖然從上述可得鍺濃度含量越高，其對元件通道的應力值貢獻愈大。但 研究發現當兩種材料的晶格常數不要差別太大，且磊晶層的厚度不要超過 某個臨界值，則可得到晶格匹配之異質界面，且會在生長的磊晶層發生彈 性形變，而產生了張力或壓縮的應變，如圖 2-18(b)所示。應變異質接面的 不匹配應變層生長模式稱為假晶生長。這種假晶生長模式無法穩定的無限 生長，當磊晶層厚度超過臨界值時，使得它的彈性能量累積到一定時，應 變能量會透過接面附近的錯位缺陷而釋放出來，使得應變層恢復為完全鬆 弛的無應變層。如圖 2-18(c)所示。
(a)兩種不同的晶格常數 (b)應變接面 (c)鬆弛接面
圖 2-18 應變異質接面的磊晶生長與鬆弛之晶格示意圖[6]
接著，討論使用矽鍺合金當源/汲極，元件通道厚度與通道所受的應力 值之關係。圖 2-19 為文獻所建構之 1/4 半導體模型。圖 2-20 為其模擬應力 曲線，由圖觀之，隨著元件通道寬度減緩其對通道之 X 方向應力值愈大，
其元件通道寬度到了約 1.5 m，達到其對元件通道 X 方向的應力最大值 (為元件通道寬度大於 3 m 的 25 %)。而當元件通道寬度小於 1.5 m 時，
其 X 方向之應力值開始隨之減緩。從圖 2-20 中也可以得到通道 Z 方向之 應力值隨著元件通道寬度變大，其 Z 方向應力值隨之趨之為零。
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歸納其原因是受到矽基板與 STI 限制的影響。而隨著元件通道寬度變 小，其矽基板與 STI 的限制變小，使得 Z 方向之應力值則無法忽略。
圖 2-21 則顯示在不同元件通道寬度下其電流增益曲線圖，此處之電流 增益是使用壓阻係數來計算其載子遷移率增益。從圖 2-21 可得到元件通道 約於 0.15 m 時，其載子增益約較元件通道 5 m 時增加了 10 % 之增益。
而將載子遷移率與通道所受之應力值相較，可以明顯得知其 X 方向之應力 值對於載子遷移率增益影響較為大，而 Y 方向之應力值則是影響較為小。
圖 2-19 P 型電晶體之半導體元件結構模型[16]
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圖 2-20 不同的元件通道寬度之應力曲線圖[16]
圖 2-21 不同元件通道寬度其電流增益曲線圖[16]
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2.6.2 區域應變矽於氮化矽覆蓋層(CESL)
為了使氮化矽覆蓋層具有應力，所以文獻指出在製程中調整 SiH,、氮 氣 (N)、氦氣 (He) 等氣體流量比、沉積壓力與電漿功率等，可得到具有 張力或壓力之氮化矽膜，如表2.4所示。
而S. Pidin研究發現CESL層的張應力對元件通道之應力方向，如圖2-22 所示。且元件通道應力大小與閘極高度有關。如圖2-23所示，發現在CESL 具有張應力下，元件通道所受之應力會隨著閘極高度變小而增大。[18]
有研究指出以張應力為例，CESL在長通道時，元件通道邊緣會維持張 應力值，但其元件通道中心會產生反轉，即表示通道中心會變為壓應力。
而對短通道而言，其元件通道邊緣也是為張應力，且其通道中心不會產生 反轉，依舊維持著張應力。[19]
接著，研究將CESL分為三個區塊，頂部CESL (Top CESL) 、側邊CESL (Lateral CESL) 和底部CESL (Bottom CESL)，進行每個區塊模擬來解釋其 對元件通道之影響，如圖2-24所示。
為了瞭解半導體元件在長通道其反轉之原因，因此研究模擬結果得 到，當CESL為張應力且通道為長通道時，其頂部CESL會導致元件通道呈 現壓應力，且其壓應力會隨著元件寬度變小對元件通道影響減少。側邊 CESL會導致元件通道呈現張應力，但是不同的是其會隨著元件通道變小其 對通道之影響力變大。最後底部CESL則是會對元件通道貢獻張應力，隨著 元件通道寬度變小其影響力變大。圖2-25所示為其模擬之應力分佈圖。
從圖2-26、2-27和2-28可觀之底部CESL對X方向應力之貢獻是較為明 顯的，而對Y方向而言，則是每個區塊皆有貢獻。對Z方向，則是無法明顯 直接的得到解釋是何區塊對元件通道應力貢獻較為明顯。
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表2-4 在不同的氣體流量比例，所得到的CESL應力值[17]
RI H cont(cm-3) Stress (MPa) SiH4 press (Torr) A 2.043 5.30E+21 -474.7 2.21E-02 B 2.019 2.80E+21 -112.2 1.71E-02 C 2.047 3.30E+21 60.2 2.49E-02 D 2.021 4.50E+21 333.5 4.76E-02 E 1.914 1.00E+21 -87.7 2.99E-02 F 1.978 1.50E+21 -87.7 2.51E-02 G 2.057 3.50E+21 -1405 3.61E-02 H 2.135 3.20E+21 -329.1 3.22E-02
圖 2-22 氮化矽蝕刻停止層(CESL)對通道的張力方向表示[18]
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圖 2-23 不同的閘極高度對 X 軸的應力影響[18]
圖 2-24 將 CESL 分為頂部、側邊和底邊這三個區塊其半導體模型示意圖，
通道長度為 X 方向，寬度為 Y 方向[19]
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圖 2-25 在長通道之下其 Z 方向對不同區塊之模擬應力分佈[19]
圖 2-26 不同區塊在不同閘極長度下其對元件通道
X 方向之應力曲線圖[19]
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圖 2-27 不同區塊在不同閘極長度下其對元件通道 Y 方向之應力曲線圖[19]
圖 2-28 不同區塊在不同閘極長度下其對元件通道
Z 方向之應力曲線圖[19]
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