SRAM 的结构与使用方法
4.4 同步 SRAM
同步 SRAM 意如字义，是与时钟同步运行的 SRAM。由于地址的提取以及数据的输出全部是与时钟 同步，所以没有必要像异步 SRAM 那样必须分别考虑基于各种信号的时序，这是其最大的优势。
同步这样的名字容易让人产生误解的是，容易想象成如图所示的、在普通的异步 SRAM 外部添加 时钟同步电路。这种情况是为了确保地址及数据等的建立／保持时间，以一个时钟单位进行调整。
图 这也是同步 SRAM
事实上，这是与异步 SRAM 相同的。从图中就可看出，异步 SRAM 比较麻烦的是必须遵守各处的时 序规定。如果总线的操作时钟缩短为 66MHz（一周期 16 ns）及 100MHz（一周期 10ns），则调整时间 本身就是一大技术难点。
同步 SRAM 比这种异步 SRAM 的同步化又先进了一步，它采用这样的方法，即在第 1 个时钟中接收 地址及数据（写操作时）以及指令类，在第 2 个时钟以后根据所给予的指示、进而根据所给予的信号 的指示进行运行，确保操作以时钟单位进行。例如，如果是读操作，则锁存地址及指令以后，决定在 第几个时钟中读出数据。这样，只要存储器以及主机方面都与时钟同步进行操作即可，在设计上也非 常简便易行。
●4.4.1 同步管道突发式 SRAM
同步管道突发式 SRAM 大体的结构如图所示。这种类型的 SRAM 需要考虑适应 CPU 的突发传输模式，
图中“突发控制”部分就是为此设计的电路。
图 同步管道突发式 SRAM 的内部框图
现在的 CPU 都在内部装载高速缓冲存储器，以便于提高对连续区域的存取效率。即使针对外部总 线，也设计了类似提高对连续区域存取效率的总线周期，该总线周期称为突发传输周期。
在突发传输周期中，虽然通常是将连续 4 字的数据汇总后进行传输，但只要知道开始地址，之后 就可确定存取地址的顺序。因此，像通常存储器的存取方式那样，不必输出每次的地址，只要输出最 初的地址，之后与时钟同步，就可连续输出数据，这样就可以实现高速化的目标。
对此，在同步 SRAM 上，对应于该突发传输周期，只要给予最初的地址，就可以实现通过自身自动 生成下一个地址，然后进行数据的读／写操作。之所以称为“同步突发”及“同步管道突发”，是为 了表示这是对应于突发传输操作的。
在个人计算机的世界中，同步管道突发式 SRAM 在奔腾（Pentium）类处理器成为主流之前经常作 为二级高速缓冲存储器使用。近期的 CPU 为了提高性能都内置了二级高速缓冲存储器。在外部即使附 加高速缓冲存储器作为三级缓存，其性能也未提高多少。因此，在个人计算机的母板上已经很少能看 到同步管道突发式 SRAM。
●4.4.2 实际的同步管道突发式 SRAM
下面我们看一下实际的同步管道突发式 SRAM，这次我们作为实例的产品是 Cypress 公司的
128K×36 位的 CY7C1347B。之所以采用 36 位而不是 32 位，是因为考虑到每隔 8 位（一个字节）能进 行验证的情况。
CY7C1347B 的内部框图如图 1 所示，信号种类如图 2 所示。这些信号除了以一字节为单位进行写 人操作的/BWn 信号以外，还包括进行 32 位整体写入操作的/GW。在 CPU 的突发周期中，当可以一次性 更新 1 字大小（36 位）的数据时使用/GW；当从外部更新 1 字节或 2 字节大小的数据时使用/BWn 信号，
这样就可以只更新相应的字节数据。另外，用于地址锁存的信号包括/ADSC 和/ADSP 两个信号，/ADSC 用于来自缓存控制器的存取；/ADSP 用于来自处理器的存取。/ADSP 与/ADSC 在写存取时的处理上存在 若干不同，这将在以后进行说明。
图 1 CY7C1347B 的内部框图
图 2 CY7C1347B 的信号
与主存储器相比，高速缓冲存储器被要求快速操作。因此为了尽可能不在外部对控制信号进行处 理，所以准备了多个类似这样用于存取的信号。
例如，通常情况下，CPU 的 ADS（地址选通）信号与/ADSP 信号直联，而缓存控制器与/ADSC 信号 直联。这样，当 CPU 访问外部总线时，其地址也被同步管道突发式 SRAM 提取。
进行读操作时，缓存控制器判断其范围内的数据是否被存放（是否命中？）于同步管道突发式 SRAM
（缓存数据 RAM）中，如果数据存在则操作控制信号，以便读出同步管道突发 SRAM 的数据。如果是写 操作，则使/GWE 信号有效，进行数据的更新。
当成为外部总线主控器的器件要读取存储器时，缓存控制器利用/ADSC 信号，为同步管道突发式 SRAM 提供外部总线主控器读出的地址。
●4.4.3 同步管道突发式 SRAM 的各种信号
CY7Cl347B 所具有的各种信号及其意义如下所述，基本上各种信号都是在时钟（CLK）信号的上升 沿被采样的。
▲ A0～A16（地址）
▲ /BW0～/BW3（Byte Write Select）
这是 1 字节（实际上为 9 位）的数据写控制信号。时钟上升时，当/BWE 信号有效（低电平）时，
其中对应于有效（已成为低电平）信号字节部分的数据将成为要更新的对象。/BW0 对应于 LSB 一端
（DQ0～DQ7 及 DP0），/BW3 对应于 MSB 一端（DQ24～DQ31 及 DP3）。
▲ /GW（Globle Write Enable）
/BWn 是以 1 字节为单位的写入控制，而/GW 是汇集 4 字节（正确地说为 36 位）进行写入的信号，
是低电平激活信号。
/GW 有效时，/BWn 及/BWE 是无效的。
▲ /BWE（Byte Wirte Enable）
这是用于控制/BWn 使能与禁止的信号，如果在时钟沿上为低电平，则/BWn 为有效。
▲ CE2（Chip Enable 2） 步输人，但从其内部框图可以看出，通过时钟同步的 Chip Select（片选）以及/WEn 信号等，可对/OE 进行屏蔽。
当地址的低位 2 位为“00”时，虽然无论哪种方式都进行相同的操作，但顺序却是不同的。例如，
当从“01”开始时，交叉存取突发顺序为 01→00→11→10，而线性突发顺序为 01→10→11→00。
80486 以及奔腾系列等 Intel 的处理器采用交叉存取突发顺序，而其他的 RISC 系列的微型计算机 下一个时钟中赋予。例如，在进行写回高速缓存（WriteBack Cache）操作的情况下，CPU 在进行写操 作的时候，会暂时将缓存的内容写出（从缓存进行读操作）主存储器，然后为了将 CPU 所读出的数据
▲ DQ0～DQ31、DP0～DP3（双向数据输入输出线）
这是数据总线，其中 DQ0～DQ7 与 DP0、DQ8～DQ15 与 DP1、DQ16～DQ23 与 DP2 以及 DQ24～DQ31
▲ MODE（突发顺序选择）
这是为了进行突发顺序的选择。如果与 GND 连接则选择为线性突发顺序；如果是 VDDQ 引脚及开 放状态则是交叉存取突发顺序被选择。为了根据处理器的种类决定通过哪种模式进行操作，一般都将 该引脚的状态提前固定，禁止在器件操作过程中更改该引脚的状态。
●4.4.4 同步管道突发式 SRAM 的基本操作
同步管道突发式 SRAM 的操作基本上都是与时钟的上升沿同步进行的，因此最好能够看到时钟沿的 状态。在功能方面看上去非常复杂，但时序的读取比异步 SRAM 还是简单的。
▲ 同步管道突发式 SRAM 的周期定义
由于都是与时钟同步的，所以可以通过时钟沿中各个控制线的状态确定下一个状态。
表 表示 CY7C1347B 的周期定义。
表 同步管道突发式 SRAM 的周期定义
从器件的内部框图以及/CE3、CE2、/CE1 一栏可以看出，这些使能引脚是在操作开始时刻被利用 的，而一旦开始进行读或者写操作，则这些引脚就不再被利用。
▲ 读操作 1：单一读
所谓的单一读操作，就是读出所希望读取的地址数据，与异步 SRAM 的处理相同。其操作波形如 图 1 所示，如果在最初的时钟沿上让芯片发挥使能，并且赋予地址，那么将在 2 个时钟后读出数据，
只要在外部电路锁存该数据即可。
图 1 单一读操作
起始地址在最初的/ADSP 时钟时被锁存，开始对存储器单元进行存取操作，然后在下一个时钟从 存储器中输出数据，进而在下一个时钟将数据提取至输出缓冲器的锁存器中。对于单一读只要具有这 个印象即可。
▲ 读操作 2：突发读
突发读时的操作如图 2 所示，在开始时刻与单一读的操作相同，但第 2 个时钟以后，在/ADV 有效 方面具有独到之处。
图 2 突发读操作
在锁存了地址的过程中，因为对存储器单元的存取操作已经开始，所以只能在下一个时钟更改地 址。在此，如果/ADV 有效，则通过内部的突发式计数器，将更新低位的 2 位地址，2 个时钟后再读出 新地址的数据。
图中也表示了在中途/ADV 无效时的操作，由于即使/ADV 无效，读操作本身也将继续，所以数据 将被连续输出。如果/ADV 再次有效，则突发式计数器向前进位，在 2 个时钟后读出下一个数据。
▲ 写操作 1：单一写
单一写的操作如图 3 所示。由于在此例中利用了/ADSP 信号，所以写控制信号以及数据将在第 2 时钟中赋予。利用/ADSC 信号时可以同时赋予数据及写控制信号。
图 3 单一写操作
▲ 写操作 2：突发写
表示突发写操作的如图 4，最初的写操作与单一写相同，第 2 次写操作以后由于与/ADV 信号同时 赋予数据，因而成为推进数据传递以及地址的操作。与进行读操作时不同的是可以同时赋予信号/ADV 与数据。
图 4 突发写操作
观看内部框图就可明白，此时，数据端被提取到输人锁存器中，地址进位，等待在下一个周期完 成写人操作。
不可以在/ADSP 的下一个周期、即起始数据写人的时刻使/ADV 有效，如果/ADV 有效，而起始数据 的写人操作还没有进行，那么将造成地址向前进位的后果。
在图中，对利用/ADSP 进行写操作之后利用/ADSC 的写入周期也进行了描述。虽然在这个时钟时刻，
在同步管道突发式 SRAM 内部也在进行写入操作，但由于外部锁存器已经处于接受下一指令的状态，所 以可以对利用/ADSC 信号的地址及数据进行锁存。
●4.4.5 同步突发式 SRAM
同步突发式 SRAM 的内部框图如图所示，它与同步管道突发式 SRAM 基本相同，不同之处只是在输 出缓冲器中没有配置锁存器。
图 同步突发式 SRAM 的内部框图
图 同步突发式 SRAM 的内部框图