▲ID 读操作
2.4 NOR 闪速存储器
●2.4.1 引脚配置
在器件的使用方面，必须了解引脚配置以及各个引脚所代表的意思，因此我们现在首先调查引脚 的配置。下载Am29F010A的数据手册后，没有关于DIP封装的记载。但是，因为事实上Am29F010 的DIP 类型是存在的，所以引脚配置肯定已经确定了。我们试着与相同系列的前一产品Am29F040B的引脚配置 进行比较。Am29F010A的PLCC式的引脚配置如图 1 所示，Am29F040B的PLCC式与DIP式的引脚配置如图 2 所示（Am29F010A与 040B除此之外都还有TTSOP式的封装）。
图 1 Am29FO10 的引脚配置（PLCC 封装）
将 Am29F010 与 Am29F040B 所具有的 PLCC 式的引脚配置进行比较，我们可以知道，前者中为 NC（Not
－Connected，无连接）的引脚 6 与 9 只是配置了地址的 2 个高位（A17 和 A18）。
图 2 Am29F04O 的引脚配置
因此，对于Am29F010A的DIP式的引脚配置，也可以认为只是将Am29F040B的DIP式的引脚 30 和引 脚 1 作为NC来使用。
目前我们都是在研究封装器件的内部结构，封装的外形虽然存在各种各样的形式，但取出其中芯 片的管芯（die）则是完全一样的。管芯周围填充了为引出信号而布置的垫片，由垫片引出细电线（接 合线）与封装的引脚相连接，由于不会有人故意将引线交叉设置，所以信号按序排列的管芯即使封装 改变也不会有任何影响。
当然，接合线本身尽可能短，不但在成本方面，而且在特性方面也是有利的，所以封装中管芯的 方向需要根据封装形式而加以改变。想象芯片中管芯以哪种方向进行配置以及如何布线是一件有意思 的事情。
●2.4.2 信号的种类
Am29F010引脚的分组如图所示。Am29F040只是地址总线增加到 18 根，没有NC引脚，其他方面与 Am29F010 完全相同。闪速存储器的操作与地址、数据、/CE、/OE、/WE的组合如表所示。
图 Am29F01O 的引脚分组
表 Am29F010A的操作模式
▲ VCC／Vss
这是电源引脚。因为Am29F010 和Am29F040 都是＋5V单一电源工作的FlashROM，因此，给Vcc加上
＋5V电压，Vss作为标准电位为 0V。
●2.4.3 与处理器的连接实例
进而/OE与SMEMR信号、/WE与SMEMW信号相连，DQ0～DQ7连接于CPU的数据总线。
该图中特意考虑到时序的关系。根据CPU的总线工作时间，或者需要仔细计算时间，或者使其等待、 总线为基准的（事实上在ISA上进行 16 位的存取需要使MLMCSl6 有效，在此省略）。与前图相比，我 们知道增加了SBHE信号，该信号用于表示是否使用数据总线的高 8 位，对低 8 位的访问是由A0 确定的。
表总结了ISA总线上存取操作与A0、SBHE信号的操作。信号名存在若干不同，但处理器基本上都采用相 同的方法。
图 2 16 位 CPU 与闪速存储器的连接思路
表 在 16 位总线上的存取操作实例
注：进行由奇数地址的字存取时，是分割奇数地址与偶数地址的字节存取（2 次存取）来运行的．
由此表我们知道，由于 A0 与低位字节的选择信号等价，所以地址偏移一个，将 A1～A17 赋予了闪 速存储器。当地址一致、A0 为低电平时，低 8 位的闪速存储器的面有效；当 SBHE 为低电平时，高 8 位的闪速存储器的 CE 有效。
上述的例子为 16 位的 CPU。在 32 位以上 CPU 的情况下，没有 A0 及 A1，而是准备了以字节为单位 的使能信号（大多命名为/BE0，/BE1，/BE2，/BE3 等名称）作为替代。
●2.4.4 读周期的概要
下面我们来看看闪速存储器读周期的时序。基本的存取方法的思路如图所示。
图 闪速存储器的读操作
将希望访问的地址提供给 A0～A16，一旦/CE、/OE 有效（低电平），则由闪速存储器开始读出数 据（因为是读操作，所以/WE 保持高电平）。
数据在何时被确定是由地址．/CE．/OE 各自确定后的延迟时间（存取时间）规定的，是由最迟的 时间确定数据的。
例如，Am29F010A-55 由地址及/CE 的存取时间为 55ns，由“/OE 的存取时间为 30ns。如果地址确 定了的同时，/CE、/OE 同时有效，则 55ns 后将出现有效数据；在地址确定、CE 一直有效的稳定状态 时，只要/OE 有效，则 30ns 后数据确定。
●2.4.5 写周期的概要
写周期的基本思路如图所示。因为这次是写的方向，所以/OE 保持高电平，由主机方面赋予数据
（DQ0～DQ7）。
图 闪速存储器的写操作
●2.4.6 读周期的时序
下面我们看一下数据手册中原有的、具体的读周期时序。图是Am29F010A的读操作的时序图，表是 时序规定。与前所概述的内容相比较，在时序图当中，作为基点的电压存在两处，比概略图具有更多 的时间规定。
图 Am29F010A 的读操作时序
表 时序规定
两处的电压基点表示如果低于下面的基点则为低电平，如果高于上面的基点则为高电平。处于两 者之间的电压则根据器件的特性及其他，或者识别为高电平，或者识别为低电平。具体的电压将在后 面的说明（DC 规定）中出现。
通常在波形下降阶段，处在下方的基点表示起始于确定了低电平那个时刻；而上方的基点则表
●2.4.7 写周期的时序
写周期的详细情况将在后面进行描述，这里要说明的是，写周期在闪速存储器中利用/WE 的存取 操作不是类似 RAM 那样的向指定地址的直接写人操作，而是通过指令对闪速存储器进行操作。与 NAND 闪速存储器相同，通过一连串的指令序列，可以进行编程（数据写人）和芯片擦除操作。
为此，时序图也以包括用于编程及擦除操作时间的形式被记录。图 1 为编程操作，图 2 为擦除操 作。
图 1 编程操作
图 2 擦除操作
另外，在图中，如编程操作，是通过向 555h 写人 A0h、然后给予 PA（编程地址）和 PD（编程数
Am29F010A的这个时间为 50μs。
▲ tWC（写周期时间） 定，需要在/WE 上升之前确定数据（DQ0～DQ7），这个时间就是 tDS。Am29F010-55 为 20ns，所以需要 在 20ns 以上的时间之前确定数据。
▲ tDH（数据保持时间）
这是在/WE 上升后必须保持数据被确定的时间。以前根据器件内部的情况，某种程度上需要这个 时间。但在最近的器件中．这个时间为 0。也就是说，到/WE 上升，数据大多能被保持。Am29F010A 的 tDH 就为 0ns。
虽然写操作时的地址是在/WE 下降时锁存的，但这也与 tDH 相同，需要规定持续保持的时间。
Am29F010A－55 需要的 tAH 时间为 45ns。
▲ tWPH（写高电平脉冲宽度） 而已。写人电路工作直到实际完成向存储器单元的写人操作，这一段时间就是 tWHWH1。Am29F010A 的 tWHWH1 时间为 7μs，但因为这毕竟是典型值，所以多少存在一些变化。判断是否真正完成写入操作不 间就是 tWHWH2。Am29F010A 为 1s，该值也是典型值，实际上与编程操作相同，也将查询状态进行验证。
●2.4.8 闪速存储器指令
通过地址与数据特定组合的若干次写人序列，向闪速存储器发出指令。利用这样的序列，防止由 于编程错误及开通电源的暂时不稳定等因素所引发偶然擦除及写人操作。
Am29F010A 的指令定义如表所示。例如，当编程指令（向闪速存储器特定地址写入数据）下达时，
如下所述：
①向 555h 地址写人 AAh；
②向 2AAh 地址写人 55h；
③向 555h 地址写入 A0h；
④向希望写人地址（PA）处写人希望写入的数据（PD）。
表 Am29F010A 的指令定义
RA：读地址；PA：编程地址；SA：扇区地址；RD：读数据；PD：编程数据
通过上述 4 次写入序列完成写人操作。最后的写操作完成后，根据读取状态来判断内部操作是否 结束。