序論 - 以巴克球作為浮動閘極之有機非揮發性記憶體

1-1 浮動閘極記憶體簡介

近年來，以快閃記憶體為主流的浮動閘極非揮發性記憶體被廣泛運用於手機、平板電腦與數位相機等可攜式電子產品中，其中主要用於資料儲存的NAND 型快閃式記憶體其在全球積體電路總產值的佔有率更是逐年急速攀升。此外，由於其結構上相對簡單且易於微縮，近年來快閃式記憶體不但率先使用浸潤式微影與高介電常數介電層等先進技術，根據2011 ITRS roadmap[1]，在 2012 年其元件尺度會微縮至20 nm 並成功取代邏輯電路成為半導體技術的驅動者。

歷史上第一顆浮動閘極非揮發性記憶體是在1967 年由 D. Kahng 與 S.M. Sze 在貝爾實驗室所發明的[2]。其結構如圖 1-1 所示是以金屬-氧化物-半導體電晶體 (MOSFET)為基礎，並在氧化層中加入一層多晶矽薄膜做為浮動閘極，藉由儲存從通道區注入的靜電荷來影響底部通道區的電位與電晶體特性並實現記憶體的功能。另外，當外加電壓被移除時，浮動閘極內儲存的靜電荷並不會因此逸失，

所以不同於動/靜態隨機存取記憶體(DRAM or SRAM)，其記憶體特性被稱為非揮發性的。

圖1-1 浮動閘極非揮發性記憶體結構示意圖

過去幾年，快閃記憶體的成功主要是建立在元件尺度的持續微縮上。在維持一定的電容偶合比的前提下，透過減少穿隧氧化層的厚度可以有效的增加元件的寫入或抹除速度與降低操作電壓，實現快速且低功率的記憶體操作。然而尺度上的快速微縮終究會面臨其在物理上的根本限制，如當氧化層厚度微縮至8 nm 以下時，發生在浮動閘極與通道間的直接穿隧會造成原本儲存在浮動閘極中的靜電荷快速流失，再加上隨著反覆的讀寫操作在極薄氧化層內造成的缺陷也會貢獻顯著的漏電流(SCLC)[3]，這些效應皆會減少記憶體的非揮發性維持時間而讓它難以達到所需的十年規格[4]。為了解決這些問題，近年來有許多不同種類的非揮發性記憶體陸續被提出，其中包括在機制上跟快閃記憶體完全不同的磁阻隨機存取記憶體(MRAM)[5]、相變化隨機存取記憶體(PCRAM)[6]或電阻式記憶體 (RRAM)[7-8]，另外也有延續浮動閘極基礎所發展出來的結構，如 SONOS、奈米晶粒或氧化還原分子異質整合記憶體等。相較於理論機制還在發展階段的新穎記憶體，SONOS 等藉由儲存電荷來改變記憶體狀態的元件是目前可以即刻地解決氧化層微縮問題並延續快閃記憶體高密度、低成本與低操作功率等優勢的有效方式。

1-2 SONOS 非揮發性記憶體

自從發現氮化矽內含有大量的缺陷狀態可以用做電荷儲存後[9]，以氮化矽為基礎的元件在1970 年代被大量的研究且逐漸演變成現今的 SONOS(多晶矽/二氧化矽/氮化矽/二氧化矽/單晶矽)非揮發性記憶體，其結構如圖 1-2(a)所示。不同於傳統的多晶矽浮動閘極非揮發性記憶體，SONOS 是利用氮化矽能隙中密度高達10¹⁸~10¹⁹ cm^-3的缺陷能態來儲存電荷[10]，且電子與電洞皆能被相對應能階的缺陷所捕獲。因為這些電荷缺陷在空間中的分布是不連續的，所以不會因為穿隧氧化層中由缺陷形成的單一的漏電路徑而造成整個氮化矽中所儲存的電荷全都逸失，因此相較於傳統浮動閘極非揮發性記憶體，SONOS 對 SILC 有較好的免疫力或者可以在維持相同非揮發性保存時間的前提下達到更高速的讀寫操作

[11]。另外，隨著傳統的多晶矽被氮化矽所取代，不但可以簡化製程步驟，因為氮化矽本身不是連續的導體，所以亦可以有效的降低源極引發導通(drain induced turn on)等現象[12]。近年來，為了進一步提升元件特性以滿足對記憶體規格的需求，有許多新的結構或製程技術也嘗試與SONOS 做整合。圖 1-2(b)是 C. H. Lee et al 提出的 TANOS[13](氮化鉭/三氧化二鋁/氮化矽/二氧化矽/單晶矽)結構，一方面藉由較高的功函數提高閘極端電子所要克服的能量障壁，另一方面也利用三氧化二鋁的高介電特性來降低跨過控制氧化層的電場。實驗證實這個結構確實可以抑制閘極端的電子注入，不但可以提升寫入抹除速度也可以避免因閘極注入造成的抹除飽和。除了被用做電荷儲存層，氮化矽亦能被整合在穿隧氧化層中。圖 1-2(C)是 H.T. Lue, e t 提出的 BESONOS 結構[14]，當記憶體做寫入或抹除時，如圖 1-3(a)所示，因為高電場造成能帶彎曲，電子能在 ONO 的結構中做兩次連續穿隧並被捕捉或釋放，但是當外加偏壓被移除時，圖1-3(b)所示，氮化矽又可以提供額外的障壁厚度，透過這種與電場相關的非對稱穿隧障壁的實現，BESONOS 可以同時提升操作速度與非揮發性維持能力。另外，為了實現更高密度的記憶體陣列，做在鰭式電晶體(FINFET)上的 SONOS 元件也正在被廣泛研究[15]，這些結果都顯示SONOS 具有取代傳統浮動閘極結構做為下一世代非揮發性記憶體的潛力。

(a) (b) (c) 圖1-2 (a)SONOS (b)TANOS (c)BESONOS 結構示意圖

1-3 奈米晶粒非揮發性記憶體

圖1-4 顯示的是奈米晶粒非揮發性記憶體的結構圖。與 SONOS 相同，奈米晶粒記憶體可以提供不連續的電荷儲存，注入的電荷會被困在奈米晶粒本身或奈米晶粒與周圍介電質間的介面狀態中，且因為這些用來儲存電荷的陷阱狀態在鄰近單晶矽的費米能階附近具有很高的缺陷密度，所以可以提供大量的電荷儲存。

圖1-4 奈米晶粒非揮發性記憶體結構示意圖

常見的晶粒材料可以概分為(I)金屬(如金、銀或白金) (II)半導體(如矽、鍺或砷化鎵) (III)高介電係數材料(如二氧化鉿或氧化鍺)等三種，且因為各材料間的功函數有所變異，所以可以提供不同的位能井深度，如圖1-5 所示。相較於傳統浮

(a) (b)

圖1-3 BESONOS 在(a)寫入或抹除時與(b)無外加電場時的能帶圖

動閘極結構，奈米晶粒記憶體擁有許多優點，除了對 SILC、源極引發導通效應有較好的抵抗能力與較強的氧化層微縮能力外，因為在製程上不需要用到複雜的雙多晶矽製程，故可以大幅的簡化其複雜度，另外相對於 SONOS，因為包含奈米晶粒的介電層厚度普遍偏薄，所以相鄰記憶體元件間的寄生電容可以被大幅的減少，這在實現高密度的記憶體陣列時尤其重要。

圖1-5 常見的奈米晶粒記憶體以鉻作為上電極時的平帶能帶圖，其中不同材料可以提供不同的位能井深度[16]。

對於奈米晶粒記憶體而言，對晶粒的製程控制是關鍵所在，常見用來形成奈米晶粒的方式有自我聚集、選擇性氧化或過飽和參雜等，其共通點是都需要一道後續的退火製成來幫助原子在表面擴散並聚集成核來降低系統總能，故退火時間與溫度對形成的晶粒大小、密度與分布有強烈的影響作用，如圖1-6 所示。

圖1-6 退火溫度與時間對鉑奈米晶粒大小、密度與分布的影響[16]

晶粒中儲存電荷的能階位置除了會受材料本身的功函數或電子親和力影響外也與晶粒大小密切相關，過小的晶粒會因為顯著的量子限制[17]與庫倫阻斷效應而讓電荷的存取難以進行，而過大的晶粒雖然有利於加快寫入或抹除速度，但是會降低晶粒密度而使儲存的電荷總數減少。另外，如圖1-6 所示，退火後形成的晶粒在大小與密度上會存在一個分布，這會造成各元件在相同電壓寫入或抹除的電荷量存在著變異，尤其當元件微縮至24 nm 以下，一個位元所需的電子總數低於200 個的時候，這些微小的變化量所造成的記憶體特性變異會大的讓人難以接受。所以如何調整並改善製程來對晶粒的形成做有效且穩定的控制是奈米晶粒記憶體在量產前急需克服的問題。

1-4 氧化還原分子異質整合記憶體

最近幾年有機材料除了被廣泛運用在後段絕緣、太陽能與顯示元件外，其與半導體前段製程或記憶體結構的整合亦在興起。圖1-7 所示為分子異質整合非揮發性記憶體的結構圖，在這個結構中，有機分子是被分散嵌入在介電層中並被用做電荷儲存。

圖1-7 分子異質整合非揮發性記憶體結構圖

不同於SONOS 或奈米晶粒記憶體，因為異質整合分子記憶體中所含的有機分子本身即具極小的奈米尺度，故在常溫就會表現出明顯的庫倫阻斷效應，加上在分子中被利用做電荷儲存的分子能階是明確分離的，所以當其被寫入或抹除電荷時，每個分子在相同電壓範圍下所能存入的電荷數量是固定的，故會表現出如圖1-8(a)或(b)中的階梯狀平帶電壓位移。因此除了延續如同 SONOS 與奈米晶粒記憶體中電荷分散儲存的好處之外，異質整合分子記憶體具有的自我收斂特性可以克服製程上對奈米點尺寸難以控制的問題，有效縮減記憶體元件間的特性變異或簡化周邊電路複雜度並實現多位準的記憶體元件。

(a) (b)

圖1-8 (a)C60 [18] (b)CoP [19] 異質分子整合記憶體的 ΔVFB對寫入電壓關係圖

另外，因為自然界中存在眾多不同種類的有機分子，所以可以透過適當的選擇去找到具有多個可利用之氧化還原態且具有適當官能基的分子，透過如自我聚集(self assembling，SAM)[20]等方式做沉積來實現高電荷儲存密度、低成本且可大量製造的記憶體。與氮化矽類似，有機分子也可以被整合在穿隧氧化層中，來實現與電場相關的非對稱電荷注入。根據Tuo-Hung Hou et al.[21]的實驗結果，

如同圖 1-9(a)與(b)所示，含有 C60 分子的絕緣層結構可以在低電場藉由本身 HOMO-LUMO 能隙所提供的障壁厚度維持小的直接穿隧電流，但在大電場時卻可以透過共振穿隧的方式讓電荷能有效的進出，類似的結果也可以在CoP[22]分

在文檔中以巴克球作為浮動閘極之有機非揮發性記憶體 (頁 15-23)