第二章 文獻探討
2.3 接觸孔蝕刻停止層
2.3.2 接觸孔蝕刻停止層技術
為了使覆蓋之氮化矽具有應力，由表 2-4可以看出，在製程中調整SiH4、 氮氣 (N2) 等氣體流量比例、電漿功率與沉積壓力，可以得到具有張力或壓 力之氮化矽膜[12-15]，由於 CESL 可施予單軸的伸張應力或壓縮應力，其引 起機械應力 (mechanical stress) 有效傳遞至電子流動之通道，進而改善電晶 體的載子遷移率。如圖 2-13為例，CESL 以具有拉伸應力的示意圖[16]，覆 蓋 CESL 初始的內應力向下傳遞，具有內應力的結構會相互影響，如 CESL、
側壁 (spacer) 、STI、閘極、汲極與源極，除了相互拉扯的影響，位於閘極 下 方 的 通 道 也 會 受 到 平 行 於 通 道 長 度 方 向 (channel length direction, x direction) 之拉伸，則 spacer 會受到 CESL 的拉扯使閘極受到壓縮，垂直方 向 (gate high direction, y direction) 便產生壓縮應力，電晶體的寬度方向 (channel width direction, z direction) 隨著厚度平面等量的增加，及應變影響 較小，又可稱為平面應變 (plane stain)[16]。
表 2-4 在不同比例的氣體流量下所得到的 CESL 應力值[14]
圖 2-13 在電晶體上覆蓋 CESL 拉伸應力之示意圖[16]
若以 CESL 為應力源又分為拉伸應力 (t-CESL) 與壓縮應力 (c-CESL) ， 針對 n 型電晶體與 P 型電晶體的表現也有所不同，對於 n 型電晶體而言，具 有拉伸應力的 CESL，能對電晶體有較好的性能表現，反之壓縮應力的 CESL 則較差;而對 p 型電晶體而言，則適合用具有壓縮應力的 CESL 有較好的性 能表現，反之使用伸張應力的 CESL 則表現較差。在 CESL 製程的厚度與初 始應力的大小也會影響通道受力的分佈情形，CESL 層變成為影響電晶體性 能的重要關鍵，如圖 2-14所示[16]。
如圖 2-15分別指出電晶體元件之操作性能在三軸應力狀態下的影響;對 於 n 型電晶體元件之通道而言，通道長度方向須為拉伸應力，即閘極高度方 向須為拉伸應力，而電晶體厚度方向須為壓縮應力，在符合這些條件下所產 生的應力，便對於載子遷移率有提升的效果;而對於 p 型電晶體通道而言，
通道長度方向須為壓縮應力，即閘極高度方向須為拉伸應力，而電晶體厚度 方向須為拉伸應力，在符合這些條件下所產生的應力，便對於載子遷移率有
提升的效果[12][13]。綜合以上兩點，表 2-5中所呈現在 CESL 為伸張應力時 的 n 型電晶體，以及 CESL 為壓縮應力時的 p 型電晶體，所得到的三維應力 表現量[16]。
圖 2-14 CESL 厚度與 CESL 應力大小對通道產生應力之示意圖[16]
圖 2-15 在電晶體上覆蓋 CESL 拉伸應力之示意圖[12]
表 2-5 電晶體的三維應力表現[16]
t-CESL stress c-CESL stress MOSFET type n-type silicon p-type silicon Parallel stress (x-direction) 3.1% -7.2%
Vertical stress (z-direction) -5.3% 0.1%
Perpendicular stress (y-direction) 1.7% 6.6%
若 CESL 作用在長通道與短通道的電晶體中，應力傳遞會依據通道長度 之不同而產生不同的影響，如圖 2-16 為一具有拉伸應力之 CESL 層影響通 道的應力分佈狀況，對短通道而言，通道長度方向之通道會受到拉伸的應變，
而閘極方向之通道受到 CESL 在垂直方向的應力拉伸，進而將此拉伸應力傳 遞至通道中，由於結構尺寸較小，受到邊角效應影響顯著，然而在通道較長 之結構中，CESL 在其薄膜內含壓縮應力之傳遞對於通道區域產生彎曲應力 (bending stress)，使通道中的另呈現反轉 (inversion) 現象[14][17]。
圖 2-16 CESL 在不同通道長度下對電晶體元件通道之應力分佈狀況[17]
為了更加了解半導體元件通道內的傳遞情形，CESL 層結構又可以分為
圖 2-17 頂部 CESL 層作用在電晶體結構上之示意圖[17]
圖 2-18 側邊 CESL 層作用在電晶體結構上之示意圖[17]
圖 2-19 底部 CESL 層作用在電晶體結構上之示意圖[17]
圖 2-20 不同的應力區域在不同閘極長度中對 X 方向作應力曲線圖[17]
圖 2-21 不同的應力區域在不同閘極長度中對 Y 方向作應力曲線圖[17]
圖 2-22 不同的應力區域在不同閘極長度中對 Z 方向作應力曲線圖[17]
圖 2-23 分別對於頂部 CESL 層、側邊 CESL 層與底部 CESL 層對於通道的 間接效應影響[17]
2.3.3 電晶體輸出特性
𝐈𝐃− 𝐕𝐃ID = μnCoxWL [(VG− VT)VD−VD22] (2.4) ID = μnCoxWL [(VG− VT−V2D)VD] (2.5) iii. 飽和區 (saturation region) : 當閘極電壓VG大於臨界電壓VT時，若 汲極電壓VD持續增加，使得汲極電壓VD大於閘極電壓VG與臨界電壓 VT的差值，此時可從圖 2-24 中 (3) 中看出輸出特性進入飽和區，
而汲極電流ID基本上是保持不變的，便將之定義為汲極飽和電流 IDsat如電流公式 (2-6) 式。
IDsat =1
2μnCoxW
L (VG − VT)2 (2.6)
圖 2-24 理想 n 型電晶體輸出特性曲線圖
圖 2-25 實際 n 型電晶體輸出特性曲線圖[18-19]
其中ID為汲極電流，μn為電子遷移率 (electron carrier mobility) ，Cox為 單位面積下之氧化層電容值如(2-7) 式，W 為電晶體通道的寬度 (channel width) ，L 為電晶體通道的長度 (channel length) ，VD 為汲極偏壓 (drain voltage) ， VG 為 閘 極 的 偏 壓 (gate voltage) ， VT 為 臨 界 電 壓 (threshold voltage)。
Cox =εtox
ox (2.7) 針對理想情況下的電晶體，(2.6) 式中飽和汲極電流IDsat公式可由條件 VD= VG - VT帶入上述之 (2.4) 式得知，而此時之汲極電流值亦將如圖 2-24 理想電晶體輸出特性保持於一個持平狀態。然而，實際上之輸出特性曲線，
受到短通道長度調變現象，在飽和區之輸出電流會有些微向上提升的趨勢，
如圖 2-25所示。
為了尋求提升電晶體的性能的特性，可藉由操作在飽和區下的飽和極汲 電流公式 (2.6) 式，得知以下幾種提升元件性能的方法[20]:
i. 增加載子遷移率 (μ) 先進技術以應變矽 (strained-Si) 來提升遷移
比較值，在 CESL 厚度為 700 Å 能得到輸出特性 34 %的提升，而在 CESL 厚度為 1100 Å 中，由於厚度過厚而造成較大的接面損害，輸出特性只有 20 % 的提升[21]。
圖 2-26 CESL 在三種不同厚度之輸出特性曲線圖[21]
2.3.4 電晶體轉移特性
𝐈𝐃− 𝐕𝐆轉移特性 (transfer characteristics) 指在固定的汲極偏壓VD下，將汲極電 流ID對閘極偏壓VG作圖。當電晶體在線性區時如 (2.4) 式，極小的VD值通常 固定為 0.05 V 或 0.1 V，即VD22為非常非常小便可忽略不計，則公式 (2.4) 式 可化簡為公式 (2.8) 式[17]。而線性區的電晶體增益亦可以電導的提升作為 參考，其電導 (transconductance) 以ｇ
m表示定義如下 (2.6) 式： (subthreshold current) 的影響造成直線誤差，而在VG值很大時，因為散射效 應 (scattering effect) 而產生的遷移率退化 (mobility degradation) 。
論之圖 2-26中，CESL 厚度為 700 Å 時，在ID− VD輸出特性曲線有最良好的 表現，而從ID− VG轉移特性曲線中也能看出，具有較大之ｇ
m值。從 (2.6) 式 中可以得知，電晶體元件尺寸的設計參數，也會影響到ｇ
m的大小值。
圖 2-27 操作在線性區之 (a) 轉移特性ID− VG圖 (b) 轉移電導gm− VG圖 [20]
在考慮飽和區之轉移特性曲線時，由 (2.6) 式中可知汲極飽和電流IDsat 與閘極電壓VG之間為一平方關係，因此將 (2.6) 式重新整理，等號左右兩側 做開根號，可得到 (2.10) 式如下。
√IDsat = √12μnCoxWL (VG − VT) (2.10) 如圖 2-28 為在操作在飽和區時的轉移特性√IDsat對 VG作圖，即在切線 虛線同樣可得到臨界電壓VT，此時的臨界電壓便以VT,sat表示。若以兩個電流 分別為ID1與ID2，兩電流的關係為ID2 = 4ID1，便可分別帶入 (2.10) 式中求 出飽和區中的臨界電壓VT,sat。
圖 2-28 電晶體操作在飽和區之轉移特性圖[20]
值得特別注意的是我們比較線性區與飽和區的臨界電壓值，在長通道結
構時，VT,lin值與VT,sat值相當接近，而之在短通道結構時，由於受到 DIBL
(drain induced barrier lowering) 效應的影響，VT,sat其值通常會低於VT,lin值，
所以在實務上而言，線性區的臨界電壓VT,lin為大多數的技術人員所採用。簡 言之，DIBL 被定義為汲極電壓由線性區增加至飽和區時，源極端能障所降 低的量，也就是臨界電壓的下降，以下將 DIBL 量化為 (2.11) 式。
DIBL = VT,lin−VT,sat
VDD−VD (mV/V) (2.11)
2.4 汲極與源極之應變技術
前面介紹材料之間致使晶格不匹配能產生應力拉扯，如圖 2-29 顯示在 汲極與源極的製程過程，利用化學氣相沉積 (Chemical Vapor Deposition, CVD) 沉積矽鍺，而後再沉積一層鎳矽化合物，前述所提，鍺的晶格常數較 矽大，以致矽鍺晶格會壓迫較小的矽晶格，可得知使用矽鍺 (SiGe) 合金應 力對通道可產生壓應力 (compressiv stress) ，換言之，若使用矽碳 (SiC) 化 合物則可使通道產生拉應力 (tensile stress) 。
圖 2-29 汲極與源極填入矽鍺合金之步驟示意圖[12]
2.4.1 全面應變 (global strain) 技術
電晶體製程中使用矽為基板之最大優點為增加遷移率，在高品質中的閘 極氧化層與介面品質 (interface quality) 較佳的電晶體中，所形成之表面通道 (surface channel structure) 可減緩短通道效應 (short channel effect) 與產生較 大的閘極電容 (gate capacitance) ，故應變矽技術變成為提升遷移率的重要 向，故稱為雙軸應變 (biaxial strain) 或全面應變 (global strain) 。
aSi1−zGex = x(aGe) + (1 − x)(asi) (2.13)
圖 2-30 電晶體全面應變製程式意圖[6]
圖 2-31 電晶體全面應變中受到晶格不匹配原理示意圖[9]
圖 2-32 (a) 矽與矽鍺的晶格大小 (b) 將矽沉積矽鍺上使晶格常數較小的矽 原子受到橫向張力產生應變[8]
圖 2-33 觀察 NMOS 與 PMOS 中電子電洞之遷移率[8]
2.4.2 汲極與源極中的應變矽與 CESL 應力結構
研究發現在 p 型電晶體中使用矽鍺合金填入汲極與源極，如圖 2-29，矽 鍺合金的應力表現有助於載子遷移率的提升，在應變矽的研究方向也發現，
在半導體元件的部分結構施加應力，也能有效的增加驅動電流，藉而提升電 晶體性能，若在矽鍺填入汲極與源極後再沉積一層 CESL 薄膜，如圖 2-34 表面覆蓋的 CESL 可以產生拉伸應力或壓縮應力，以 p 型電晶體為例如圖 2-35 示，固定漏電流，若只單一使用汲極與源極填入矽鍺合金與單一覆蓋 CESL 壓縮應力層，能使驅動電流提升 21 %，若合併以上兩種方法，能使驅 動電流提升 55 %，若同時使用汲極與源極填入矽鍺合金和覆蓋 CESL 壓縮 應力層且在設計優化的狀況下，能使驅動電流得到最大的提升，驅動電流藉 而改善 84 %。除了以應變矽的機制，我們也可以用壓阻係數來推估模擬結 果其載子遷移率之增益，如圖 2-36 相較於文獻中資料趨勢的比較，可得知 載子遷移率增益與壓阻係數。
圖 2-34 汲極與源極填入矽鍺合金與具 CESL 應力之示意圖[22]
圖 2-35 汲極與源極填入矽鍺合金與具 CESL 應力之Ion− Ioff示意圖[22]
圖 2-36 使用壓阻係數來推測其模擬結果之載子遷移率增益[22]
2.5 在 CESL 層下側壁結構傳遞應力至通道的關係
在汲極與源極、口袋植入 (halo implant) 以及閘極的製程後，沉積一層 介電層，並往垂直的方向作回蝕，使得在閘極的兩側被殘留下來的多晶矽氧 化層，稱之為側壁 (spacer 或 offset spacer) ，spacer 通常以氮化矽 (SiN) 或 傳統的二氧化矽 (SiO2) 為主，此外，spacer 對於自動對準矽化物 (silicide)
圖 2-37 CESL 層藉由 spacer 傳遞應力至通道知識意圖[23]
圖 2-38 spacer 材料影響傳遞應力之重要參數 (a) 蒲松比之探討 (b) 楊氏係 數之探討[23]
如上述所言，在 spacer 垂直方向的回蝕的製程中，在閘極的表層其實尚 有一層極薄的氧化層，若 spacer 材料為影響應力的重要參數，則閘極表面極 薄的氧化層便不可忽視，如圖 2-39 較薄區域為二氧化矽層，較厚區域為氮 化矽層，若是調整 spacer 間二氧化矽與氮化矽的比例，探討其兩者之間的特
如上述所言，在 spacer 垂直方向的回蝕的製程中，在閘極的表層其實尚 有一層極薄的氧化層，若 spacer 材料為影響應力的重要參數，則閘極表面極 薄的氧化層便不可忽視，如圖 2-39 較薄區域為二氧化矽層，較厚區域為氮 化矽層，若是調整 spacer 間二氧化矽與氮化矽的比例，探討其兩者之間的特