CESL應力層與側壁結構對NMOSFET之應力模擬

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(1)國立臺灣師範大學機電科技學系碩士論文指導教授：劉傳璽博士屠名正博士 CESL 應力層與側壁結構對 NMOSFET 之應力模擬 The stress simulation of strained NMOSFET induced by CESL and spacer. 研究生：高偉傑撰中. 華. 民. 國. 1. 0. 3. 年. 5. 月.

(2) 致謝首先，非常感謝劉傳璽指導教授兩年的教導，想想碩士這期間經歷了許多事情，也成長了不少，從老師身上不僅學習到課程中的知識與工作的實務經驗，更了解如何從問題中尋求答案、如何訓練自己解決問題的能力以及學習的態度。在這兩年期間家裡金錢狀況出了很大的問題，非常感謝劉老師在這段時間不停的支持我，也幫我爭取系辦工讀以及當助教的機會，在我徬徨無助時給我最大的協助，讓我感受到非常溫暖的關心，也感謝老師願意花時間去指正我許多過錯以及給了我更多寶貴的經驗分享，讓我不時思考自己未來的人生道路，也提早規劃論文進度，使得研究能順利的完成。更感謝老師給我機會，讓我在碩二的期間去 HP 實習一年，在實習與課業之間的掌控使得壓力更加龐大，但在老師的督促下，使我更懂得時間的運用。感謝共同指導教授屠名正教授，在我碩一的時後教導我有限元素法，讓我對應力之間的關係有了新的認識，也讓我在未來論文中的模型建構上得到更多的靈感運用。感謝口試委員王木俊教授與陳雙源教授，在口試時對於我的論文研究提供了許多寶貴的意見，在分析因子中也分享更好的方法，使得我的論文研究能更加的完整。感謝我的家人在這段時間給與我最大的精神支柱，除了在我低潮的時候的心靈陪伴，也盡量以不影響到課業為前提，協助我許多事情，讓我總是很捨不得，只期盼自己能在有能力後給予最大的回報，幫忙家裡分擔壓力。感謝研究室的學長姐，在剛進實驗室的時後，陳姿含學姐耐心的教我軟體，鄧榮皓學長也常常陪我們聊天，帶我吃很難吃的食物，風趣的學長讓實驗室的感情更加融洽，關口學長雖然畢業回日本了，但我還是很想念有關日本的一切訊息。感謝實驗室一起奮鬥的同學們，張貫宇、柯智馨與周峻華，在有問題時一起討論研究，放鬆時也一起去操場運動舒壓，而在最後的論文.

(3) 衝刺階段，也擔任互相支持的同伴。感謝碩一學弟們，林宜憲與賴禹丞在我們忙論文的階段，幫我們打理好所有瑣事，分擔了不少壓力，也總是很貼心的擔任實驗室小秘書的職位，希望這份精神可以繼續延續下去，能使得碩二忙論文的同學得到最大的幫忙。感謝專題生郭彥廷、蔡維峻與陳坤德總是帶歡樂來實驗室，也提供實驗室許多糧食，使得這一年來實驗室的笑聲不斷。最後感謝我在 HP 實習的主管 Jesse Kao 與 Jane Chen，讓我清楚了解公司的文化與工作的態度，在實習階段就能進一步認識業界環境。感謝經理 Jason Li 與 Alex Lin 在工作之餘常常關心我在學校的論文進度，也分享了許多經驗給我。感謝一同與我在 HP 實習的同事，謝謝大家每天中午一起吃飯，一起分享在不同學校面臨的壓力，最後一同奮鬥與慶祝成果，謝謝在最後這一年下來的豐富經驗，雖然時間很緊湊，但卻很充實。.

(4) 中文摘要本研究主要針對具接觸孔蝕刻停止層 (contact etch stop layer, CESL) 之 n 型電晶體結構進行分析，並探討其材料及結構尺寸對元件應力分佈與性能之影響。由於 CESL 能提升電晶體元件之效能，為探討其結構影響之顯著性，本研究將 CESL 區分成三個部位，分別為 CESL-Top、CESL-Lateral 及 CESL-Bottom 三個區域，探討其結構之間傳遞應力與互相影響的情形，針對材料比例作模擬設計，並比較通道區域的應力分佈。本論文分為三個研究方向，分別為 CESL 區分為三個區塊之影響研究、在覆蓋 CESL 層下之 spacer 影響研究以及在覆蓋 CESL 層下之電晶體尺寸影響研究。為了改善結構中間接效應的影響，在設計結構中，以區域結構分別建立，並在部分結構中施加應力的方式去探討，在 n 型電晶體中覆蓋 1 GPa 之 CESL 拉伸應力，而在改變閘極長度時，使得接觸 CESL 所覆蓋的區域也會跟著變動，可以隨著分析圖示中看出力量的分佈情形。首先，本文以 2D 模擬與文獻作比較，確定通道區域在 z 方向發生結構間的間接效應影響後，便以 3D 模擬設計去改善間接效應所帶來的應力現象，結果也發現在短通道時，CESL-Bottom 區域能提供在通道中 x 方向最為顯著的影響。另一方面，在電晶體製程的側壁結構 (spacer) 也是擔任傳遞力量的重要角色，在側壁結構內側的氧化層也常因為尺寸過小而被忽略，本研究設計二氧化矽層與氮化矽層之間的結構比例，觀察其 CESL 傳遞力量至通道間的影響情形，本研究考慮元件佈局圖對於電晶體之應力分佈與性能表現之影響，以二維與三維有限元素分析，發現在二氧化矽層與氮化矽層之間比例為 1:3 時，CESL 傳遞應力至通道中開始出現有效的提升，而在短通道中也有更明顯的表現。因此，針對短通道結構設計，若適度調整 spacer 結構中較低楊氏 i.

(5) 係數的材料比例，便能於通道區域產生機械應力，其能有效的改善電晶體性能。關鍵字：接觸蝕刻終止層、有限元素分析、側壁. ii.

(6) Abstract In this study, the effect of structure size of the n-type metal-oxide field-effect transistors (NMOSFET) with contact etching stop layer (CESL) for the stress distribution and performance was analyzed. The strain nitride capping layer (CESL) was used as a stress booster improving the performance of transistors. The stress in channel region for various parts of CESL (CESL-top, CESL-lateral, CESL-bottom) were compared. It kept the whole CESL but to take into account intrinsic stress only in one CESL zone, the other two zones were stress free. The indirect effect was defined as the impact of a CESL zone in interaction with two other CESL zones. In this research, the NMOSFET was combined CESL tensile stressor and equalled to 1GPa. The result of simulation explained how the CESL transmitted the intrinsic stress to the channel. It indicated that the nitride capping layer CESL provided enough channel stresses in the short channel. The CESL-bottom had more obvious influence on the CESL-classical. The range of CESL-bottom can also be adjusted to improve the performance.. On the other hand, the strained-Si approach to enhance the channel stress induced by the CESL stressor using a spacer material between SiN and oxide had been demonstrated. We used finite element analysis (FEA) process to investigate the following research. In this study, the 3D simulation can improve the indirect effect to the channel region. In particular, when the ratio of the oxide width to the composite spacer width is 1:3, the channel stress of the SiN/oxide composite spacer almost remains the same as that of the pure oxide spacer. This explains iii.

(7) why a low Young’s modulus material of the composite spacer serves as a stress-buffer layer on a CESL stressor. Therefore, the shorter length combining a CESL can enhance the device characteristics. For a composite spacer scheme, the silicon dioxide with a relatively low young’s modulus as a stress-buffer of the spacer becomes more important for the devices with a shorter gate length. The device performance can be efficiently improved if the stress induced within the channel region can be properly modified. Keywords: CESL, Finite element analysis, Spacer. iv.

(8) 目錄第一章緒論 ......................................................................................................... 1 1.1 前言 .......................................................................................................... 1 1.2 研究動機與方向 ....................................................................................... 1 1.3 論文架構 ................................................................................................... 2 第二章文獻探討 ................................................................................................. 4 2.1 金氧半場效電晶體 .................................................................................. 4 2.1.1 關於摩爾定律 ................................................................................ 4 2.1.2 電晶體結構 .................................................................................... 7 2.2 應變工程技術 ......................................................................................... 10 2.2.1 應力與應變 .................................................................................. 10 2.2.2 等向性材料與均質性材料 .......................................................... 13 2.2.3 應變矽的物理機制 ...................................................................... 13 2.3 接觸孔蝕刻停止層 ................................................................................. 17 2.3.1 局部應變技術 ............................................................................... 17 2.3.2 接觸孔蝕刻停止層技術 ............................................................... 19 2.3.3 輸出特性 ID-VD 曲線探討 ........................................................... 27 2.3.4 轉移特性 ID-VG 曲線探討 ........................................................... 32 2.4 汲極與源極之應變技術 ......................................................................... 35 2.4.1 全面應變技術 .............................................................................. 36 2.4.2 汲極與源極中的應變矽與 CESL 應力結構 ............................... 39 2.5 在 CESL 層下側壁結構傳遞應力至通道的關係 .................................. 41 2.6 壓阻效應 ................................................................................................. 49 v.

(9) 2.7 總結 ......................................................................................................... 50 第三章實驗設計與研究方法 ........................................................................... 51 3.1 有限元分析的基本概念 ......................................................................... 51 3.1.1 ANSYS 有限元素分析 ................................................................ 52 3.1.2 模型的簡化 .................................................................................. 53 3.1.3 材料參數特性 .............................................................................. 57 3.2 研究分析流程 ......................................................................................... 58 3.2.1 材料參數與邊界條件設定 .......................................................... 58 3.2.2 實驗動機與流程 .......................................................................... 59 3.2.3 模擬方法與步驟 .......................................................................... 61 3.3 總結 ......................................................................................................... 64 第四章模擬結果探討 ....................................................................................... 65 4.1 CESL 區分為三個區塊之影響 .............................................................. 65 4.1.1 針對三個區塊之 CESL 影響通道應力之模擬分析 .................. 67 4.1.2 針對三軸探討影響通道應力之模擬分析 .................................. 73 4.2 在覆蓋 CESL 層下之 spacer 影響 ......................................................... 78 4.2.1 以 spacer 不為應力源之影響通道應力之模擬分析 .................. 78 4.2.2 以 spacer 應力源之影響通道應力之模擬分析 .......................... 80 4.3 在覆蓋 CESL 層下之電晶體尺寸影響 ................................................. 82 4.3.1 電晶體尺寸微縮之模擬分析 ...................................................... 82 4.3.2 電晶體尺寸過大之通道應力反轉模擬分析 .............................. 83 4.4 總結 ......................................................................................................... 85 第五章結論與未來展望 ................................................................................... 86 5.1 結果與討論 ............................................................................................. 86 vi.

(10) 5.2 未來展望 ................................................................................................. 87 參考文獻 .............................................................................................................. 89. vii.

(11) 表目錄表 2-1 n-MOSFET 與 p-MOSFET 之比較表 ....................................................... 9 表 2-2 應變矽中伸張應變以及壓縮應變對電晶體驅動電流的影響 .............. 14 表 2-3 全面應變與局部應變的比較 .................................................................. 18 表 2-4 在不同比例的氣體流量下所得到的 CESL 應力值 .............................. 19 表 2-5 電晶體的三維應力表現 .......................................................................... 22 表 2-6 電晶體操作開關之輸出特性 .................................................................. 27 表 2-7. D-shape spacer 與 L-shape spacer 之比較圖 ........................................ 48. 表 2-8. n 型電晶體與 p 型電晶體在不同電流方向中之壓阻係數................. 49. 表 3-1. 模擬分析之材料參數列表 .................................................................... 62. viii.

(12) 圖目錄圖 2-1 依照摩爾定律預測電晶體尺寸的走向 .................................................... 5 圖 2-2 依照摩爾定律預測電晶體數量的成長趨勢 ............................................ 6 圖 2-3 依照摩爾定律預測電晶體尺寸微縮及 S/D 接面深度降低的走向 ....... 6 圖 2-4 金氧半電容 (MOS) .................................................................................. 7 圖 2-5 電晶體結構 ................................................................................................. 8 圖 2-6 定義應力之示意圖 ................................................................................... 11 圖 2-7 定義應變之示意圖 ................................................................................... 12 圖 2-8 應力-應變圖 ............................................................................................ 13 圖 2-9 在無應變狀態下之導電帶能谷與價電帶能帶示意圖 .......................... 15 圖 2-10 在雙軸應變狀態下之導電帶能谷與價電帶能帶示意圖.................... 15 圖 2-11 雙軸應變矽之導電帶示意圖 ................................................................ 16 圖 2-12 電晶體全面應變中受到晶格不匹配原理示意圖 ................................ 18 圖 2-13 在電晶體上覆蓋 CESL 拉伸應力之示意圖 ........................................ 20 圖 2-14 CESL 厚度與 CESL 應力大小對通道產生應力之示意圖 .................. 21 圖 2-15 在電晶體上覆蓋 CESL 拉伸應力之示意圖 ........................................ 21 圖 2-16 CESL 在不同通道長度下對電晶體元件通道之應力分佈狀況 .......... 22 圖 2-17 頂部 CESL 層作用在電晶體結構上之示意圖 .................................... 24 圖 2-18 側邊 CESL 層作用在電晶體結構上之示意圖 .................................... 24 圖 2-19 底部 CESL 層作用在電晶體結構上之示意圖 .................................... 24 圖 2-20 不同的應力區域在不同閘極長度中對 X 方向作應力曲線圖 ........... 25 圖 2-21 不同的應力區域在不同閘極長度中對 Y 方向作應力曲線圖 ........... 25 圖 2-22 不同的應力區域在不同閘極長度中對 Z 方向作應力曲線圖 ........... 26. ix.

(13) 圖 2-23 分別對於頂部 CESL 層、側邊 CESL 層與底部 CESL 層對於通道的間接效應影響 ....................................................................................... 26 圖 2-24 理想 n 型電晶體輸出特性曲線圖 ........................................................ 28 圖 2-25 實際 n 型電晶體輸出特性曲線圖 ........................................................ 29 圖 2-26 CESL 在三種不同厚度之輸出特性曲線圖 .......................................... 31 圖 2-27 操作在線性區之 (a) 轉移特性ID − VG 圖 (b) 轉移電導g m − VG 圖 33 圖 2-28 電晶體操作在飽和區之轉移特性圖 .................................................... 34 圖 2-29 汲極與源極甜入矽鍺合金之步驟示意圖 ............................................ 35 圖 2-30 電晶體全面應變製程式意圖 ................................................................. 37 圖 2-31 電晶體全面應變中受到晶格不匹配原理示意圖 ................................ 37 圖 2-32 (a) 矽與矽鍺的晶格大小 (b) 將矽沉積矽鍺上使晶格常數較小的矽原子受到橫向張力產生應變 ............................................................... 38 圖 2-33 觀察 NMOS 與 PMOS 中電子電洞之遷移率 ..................................... 38 圖 2-34 汲極與源極填入矽鍺合金與具 CESL 應力之示意圖 ........................ 39 圖 2-35 汲極與源極填入矽鍺合金與具 CESL 應力之Ion − Ioff 示意圖 ......... 40 圖 2-36 使用壓阻係數來推測其模擬結果之載子遷移率增益 ........................ 40 圖 2-37 CESL 層藉由 spacer 傳遞應力至通道知識意圖 .................................. 42 圖 2-38 spacer 材料影響傳遞應力之重要參數 (a) 普松比之探討 (b) 楊氏模數之探討 ........................................................................................... 42 圖 2-39 電晶體中 spacer 結構之示意圖............................................................ 43 圖 2-40 spacer 結構中以氮化矽與二氧化矽為材料之輸出特性比較圖 ......... 44 圖 2-41 D-shape spacer 與 L-shape spacer 結構之示意圖 ................................. 46 圖 2-42 D-shape 與 L-shape 結構受到間接效應的示意圖 ............................... 46 圖 2-43 L-shape spacer 結構之示意圖 ................................................................ 47 圖 2-44 D-shape 與 L-shape 之比較圖................................................................ 47 x.

(14) 圖 2-45 D-shape spacer 與 L-shape spacer 之比較圖 ......................................... 48 圖 3-1 三維的四方體結構 .................................................................................. 54 圖 3-2 模型簡化為平面應變之示意圖 .............................................................. 55 圖 3-3 三維的薄板結構 ...................................................................................... 55 圖 3-4 模型簡化為平面應變之示意圖 .............................................................. 56 圖 3-5 二維的平面元素 ...................................................................................... 57 圖 3-6 三維的平面元素 ...................................................................................... 57 圖 3-7 實驗流程圖 .............................................................................................. 59 圖 3-8 手繪電晶體模型 ...................................................................................... 60 圖 3-9 分割網格於電晶體元件模型 .................................................................. 60 圖 3-10 四分之一結構對稱之結合 CESL 之電晶體模型 ................................ 62 圖 4-1 覆蓋 CESL 於電晶體元件之二維結構 .................................................. 66 圖 4-2 電晶體元件之上視圖 .............................................................................. 66 圖 4-3 CESL 層區分為三個區塊於電晶體之二維結構 .................................... 67 圖 4-4 CESL 覆蓋於 MOSFET 頂部之示意圖 (a) 短通道元件 (b) 長通道元件 ........................................................................................................... 69 圖 4-5 CESL 覆蓋於 MOSFET 頂部之 2D 應力分析及比較 ........................... 70 圖 4-6 CESL 覆蓋於 MOSFET 側邊之示意圖 (a) 短通道元件 (b) 長通道元件 ........................................................................................................... 70 圖 4-7 CESL 覆蓋於 MOSFET 側邊之 2D 應力分析及比較 ........................... 71 圖 4-8 CESL 覆蓋於 MOSFET 底部之示意圖 (a) 短通道元件 (b) 長通道元件 ........................................................................................................... 71 圖 4-9 CESL 覆蓋於 MOSFET 底部之 2D 應力分析及比較 ........................... 72 圖 4-10 CESL 覆蓋於 MOSFET 之示意圖 ........................................................ 72 圖 4-11 CESL 覆蓋於 MOSFET 之 2D 應力分析及比較 ................................. 73 xi.

(15) 圖 4-12 文獻利用 3D 實驗以三維方向探討三個區域之 CESL 層對通道區域影響 ........................................................................................................... 74 圖 4-13 設計 2D 模擬以三維方向探討三個區域之 CESL 層對通道區域影響 ............................................................................................................... 74 圖 4-14 設計 3D 模擬使覆蓋頂部 CESL 層於電晶體元件中理想架設與趨勢圖之比較 ............................................................................................... 75 圖 4-15 設計 3D 模擬使覆蓋側邊 CESL 層於電晶體元件中理想架設與趨勢圖之比較 ............................................................................................... 76 圖 4-16 設計 3D 模擬使覆蓋底部 CESL 層於電晶體元件中理想架設與趨勢圖之比較 ............................................................................................... 76 圖 4-17 設計 3D 模擬使覆蓋合併 CESL 層於電晶體元件中理想架設與趨勢圖之比較 ............................................................................................... 77 圖 4-18 設計 3D 模擬以三維方向探討三個區域之 CESL 層對通道區域影響 ............................................................................................................... 77 圖 4-19 以 spacer 不為應力源之覆蓋 CESL 拉伸應力於 n 型電晶體............ 79 圖 4-20 以 spacer 為應力源之覆蓋 CESL 拉伸應力於 n 型電晶體 (a) spacer 為拉伸應力源 (b) spacer 為壓縮應力源 ............................................ 80 圖 4-21 以 spacer 為應力源之覆蓋 CESL 壓縮應力於 p 型電晶體 (a) spacer 為壓縮應力源 (b) spacer 為拉伸應力源 ............................................ 81 圖 4-22 設計 3D 模擬以三維方向探討三個區域之 CESL 層對通道區域影響 ............................................................................................................... 82 圖 4-23 設計 3D 模擬以三維方向探討三個區域之 CESL 層對通道區域影響 ............................................................................................................... 83 圖 4-24 CESL 為-1 GPa 與 spacer 為+700 MPa 之通道區域應力分佈情況，通道長度分別為 32 nm、180 nm、500 nm 以及 1000 nm ................... 84 xii.

(16) xiii.

(17) 第一章緒論 1.1 前言隨著科技的進步，半導體元件以微縮尺度來提升金氧半場效電晶體 (metal oxide semiconductor field effect transistor，MOSFET) 的特性，相對電晶體於積體電路密度提高，使其製作成本有效降低，可視為產業發展的標竿。半導體的製程技術於每隔一段時期即有新世代的技術發展，也成功地取代真空管在電路中的應用，而積體電路技術的使用也很密切的融入到人們的生活中，電晶體也成為廣泛應用之元件，主要的結構組成由金屬閘極或多晶矽閘極、氧化層與半導體為基板，近年來不論在積體電路設計開發應用及半導體製程技術等相關產業更視為發展之核心產業。. 1.2 研究動機與方向由於現今追求輕薄短小又不失其元件特性，製程尺寸微縮也面臨瓶頸，設計物理極限也越是困難，為了克服並解決元件尺寸微縮而導致性能表現的缺陷，應變工程技術便成為重要的研究方向，其利用電晶體元件受到機械應變之影響使通道間之晶格尺寸改變，由於晶格常數的差異所產生的應力會對能帶結構形成變化，進而提升載子遷移率 (mobility) 。因此以不同材料或開發新技術來提升電晶體之工作特性，對於提升矽基板而言，改變元件結構或是以不同材料為製程元件，將成為未來的主體開發。為了能明確指出改善電晶體元件的性能，通常以電晶體元件之汲極電流作為改善元件效能之依據，以電晶體的汲極電流飽和公式中可看出，提升氧化層的電容值、高介電係數的氧化層材料、縮小氧化層厚度、縮短通道長度或是提高載子遷移率，都能由物理的尺寸邊界或材料特性，達到電晶體元件性能的提升。本論文研究主要為探討接觸蝕刻停止層 (contact etching stop layer, 1.

(18) CESL) 對電晶體通道應力的影響，由過去的技術中得知，CESL 除了能減緩蝕刻，也能使電晶體的特性提升，為了能分析結構的應力分佈，本文將 CESL 分成三個區域，探討影響通道應力較為顯著的區域，而在電晶體的結構中， spacer 便成為應力傳遞的重要角色。首先，為了確認模擬方式的正確性，將選用一組文獻模型作為對照組，以有限元素法分析 (finite element method, FEM) ，依照不同模擬方式改變結構之尺寸求出通道內之應力分佈，並比較實驗結果，在與理想方向吻合後，討論應力對材料結構產生變形的方式，故證實 CESL 對通道最有效影響的區域，同時也分析模擬方式的可靠性，最後加入 spacer 為其中影響的因素，改變元件結構重要尺寸參數進行一系列模擬分析，並討論以機械行為的模式去解釋電晶應通道中應力的分佈情形。. 1.3 論文架構本論文研究將運用應變工程技術的概念，將應力施予需被探討的電晶體材料中，藉由元件結構間幾何尺寸的改變而使應力相互拉扯之影響，分析與討論其應力傳遞能量至元件通道的分佈情形，由上述利用應變技術而提升載子遷移率的概念，以增加元件之性能特性，有關應變技術的物理機制及應力施加的分佈方式與影響，將於本文第二章進行詳細說明。由於組成電晶體元件的材料不同，能影響元件通道應力的展現，因此，經由有限元素法分析，將力學系統分成有限網格，有限網格由節點與元素所組成，各元素之特性可由相對應該元素之節點加以描述。本論文透過二維與三維的有限元素分析，模擬電晶體元件通道中的分佈情形與應力值的大小，其材料物理特性及參數設定、邊界條件的限定及負荷條件、應力的控制與產生方式，由於模擬建模的架構不同或其種種原因，使得模擬結果亦有所差異，亦或與原先構想理論有所差異，以及模擬實驗方法、實驗流程將於第三章詳 2.

(19) 細說明。最後根據論文研究方向以及重要文獻探討，在第四章中進行模擬與分析，介紹模擬設計原理以及結果討論分析，驗證輸出結果與原先設計理論是否符合，在未來設計考量上的可靠性，並以趨勢圖的方式展現。本論文第五章將討論該設計在應變工程技術對於電晶體特性的影響，藉由有限元素法之模擬分析所得到的重要結論探討，針對設計結果對未來技術展望的發展趨勢，以及結構尺寸上的建構瓶頸作結論探討。. 3.

(20) 第二章文獻探討 2.1 金氧半場效電晶體在早期電晶體的發明對於電子工業帶來前所未有的衝擊，而隨著科技的進展，元件不斷的在微小化，然而，當奈米尺度之高科技技術逐漸成熟，以奈米尺度為生產之重心，運算效能也較前一世代產品更加多元與快速，而要求品質也隨著精密度更佳講究，更是共同邁進的方向，從我們日常生活中可發現，積體電路的運用發展已經很密切的融入人們的生活中，不論是電視、電腦等各種 3C 產品，大多都使用了各種電晶體所構成的晶片所運作著，電晶體可被視為現代歷史中最偉大的發明之一，可在類比電路及數位電路上做放大開關、穩壓、訊號調變等功能，而在當今社會的重要性，電晶體可以使用高度大規模自動化的生產過程，達到極低的單位成本，因此對於如何有效將電晶體的性能提升、特性改善以及結構優化，將有更多值得被伸入研究探討的空間。. 2.1.1 關於摩爾定律積體電路的發明促進了電子產業的蓬勃發展。在 1965 年，英特爾 (Intel) 公司的創辦人戈登•摩爾 (Gordon Moore) 先生提出了一個經驗理論定律，他觀察電晶體成長的走向，並預言約每 18 到 24 個月積體電路晶片上的電晶體密度以及效能會以兩倍的速度成長，如圖 2-1 所示[1]，他也預測在這樣的趨勢下會持續一段時間，也就是著名的摩爾定律 (Moore’s law) ，更揭示了科技進步的速度。而在依循摩爾定律，元件的尺寸必須要持續微縮，如圖 2-2 與圖 2-3 所示[2]載子在電晶體中的運行距離變短，信號傳輸的時間也跟著縮短，也是為了避免晶片的面積增長到不合理的地步。近世代的產能提升，除了讓電晶體的成本降低，電晶體密度的提升也有助於電路設計的應用多樣 4.

(21) 化，因此晶片的功能也隨時間演進而日新月異，這種驅動力造就了容量龐大的記憶體及寬頻的提升、超高速的數位處理器，使得在 3C 產品中，需要大量資料流量與儲存空間的應用裝置，大大獲得生產力的提升[3]。. 圖 2-1 依照摩爾定律預測電晶體尺寸的走向[1]. 5.

(22) 圖 2-2 依照摩爾定律預測電晶體數量的成長趨勢[1]. 圖 2-3 依照摩爾定律預測電晶體尺寸微縮及 S/D 接面深度降低的走向[2]. 6.

(23) 2.1.2 電晶體結構. 圖 2-4 金氧半電容(MOS). 金屬氧化物半導體場效電晶體，簡稱金氧半場效電晶體（metal-oxide-semiconductor field-effect transistor, MOSFET）是一種可以廣泛運用在數位電路與類比電路的場效電晶體 (field-effect transistor) 。在金氧半場效電晶體的製程中，首先要在矽晶圓的半導體基板 (substrate) 上，利用氧化的方式形成一層較薄的二氧化矽 ( SiO2 ) ，為閘極介電層 (gate dielectric) 或閘極氧化層 (gate oxide) ，接著將在氧化層上方沉積一層金屬層 (poly-Si 或 Al) ，作為閘極，為電晶體的輸入端，而大多數使用多晶矽 (poly crystalline silicon，簡稱 poly-Si) ，且重摻雜分為n+ 與p+ ，來提升導電度如圖 2-4。眾多研究指出，閘極為影響電晶體最重要的結構，製程中的品質好壞能影響整個電晶體性能的表現。. 7.

(24) 圖 2-5 電晶體結構. 而 MOSFET 中除了金屬閘極和基底兩個端點之外，還需要在通道兩端以離子佈植的方式形成汲極與源極，由於金氧半場效電晶體可依照其通道的極性不同，可分為 n 型電晶體 (n-type MOSFET, NMOSFET) 與 p 型電晶體 (p-type MOSFT, PMOSFET) ，在 n 型電晶體中，半導體基底的摻雜為 p 型，源極與汲極為 n 型重摻雜 (以n+ 表示) ，而在 p 型電晶體中，半導體基底的摻雜為 n 型，源極與汲極為 p 型重摻雜 (以p+ 表示) 。圖 2-5 顯示為一簡易的 n 型金氧半場效電晶體結構剖面示意圖，使用 p 型的矽基板 (substrate) ，在閘極輸入端，大多採用重摻雜五價元素磷 (P) 或砷 (As) 之 n 型多晶矽閘極 (n+ poly-silicon gate) 來提升導電度，閘極下方的二氧化矽 (SiO2 ) 做為閘極絕緣層 (gate insulating layer) ，則半導體為 PMOSFET。反之 p 型金氧半場效電晶體，使用 n 型矽基板，採用重摻雜三價元素硼 (B). 8.

(25) 或氟化硼 (BF2 ) 之 p 型多晶矽閘極 (p+ poly-silicon gate) ，則為 NMOSFET，如表 2-1。. 表 2-1 NMOSFET 與 PMOSFET 之比較表. NMOSFET. PMOSFET. 閘極(poly-Si). n+. p+. 源極/汲極(source/drain). n+. p+. 半導體基板(substrate). p-Si. n-Si. 9.

(26) 2.2 應變矽工程技術由於摩爾定律伴隨著電晶體產業的發展，不斷的元件微縮與製程改善，其目的都是在於降低成本與使性能提升，但相對也會造成短通道效應的影響與技術層面的瓶頸，因此由 2.3.3 章中 (2.6) 式所提起，使用應變工程技術，在半導體元件利用晶格不匹配 (lattice constant) 或熱應力等方式所產生的應力，使得半導體元件通道的遷移率增加，即而提升電晶體的汲極電流且改善其性能。在電晶體通道裡形成應變的方式有許多，可藉由材料上的晶格常數差異與製程步驟所產生，從作用在面積上的區域可分為局部應變 (local strain) 與全面應變 (global strain) ，也可從作用方向區分為雙軸應變 (biaxial strain) 與單軸應變 (uniaxial strain) ，其所施加的種類又分為伸張應變 (tensile strain) 與壓縮應變 (compressive strain) ，對於先進技術，導入外界應力使通道有效提升元件效益為目前普遍的技術[4]。. 2.2.1 應力與應變若物體受到一個垂直的正向力，則將之定義為正向應力 (normal stress)，在受力切面上其力以平均分布的方式呈現，如圖 2-6 所示，應力也被定義為每單位面積上所受的力，可用來描述某特定平面上的內力強度，其關係如 (2.1) 式，△ P為在切面上的垂直正向力，△ A為受到作用力的切面面積， σ 為正向應力，其單位以 σ = lim. N m2. 或 Pa 表示。. △P. (2.1). △A⟶0 △A. 依據作用力的作用方式可分為拉伸應力 (tensile stress) 與壓縮應力 (compressive stress) ，若在作用對切面產生拉的作用則為拉伸應力，反之，若作用對切面產生擠壓的作用則為壓縮應力。 10.

(27) 圖 2-6 定義應力之示意圖. 若一物體受到作用力後的變形量，則將之定義為應變 (strain) ，如圖 2-7 所示，A 為受到作用力的切面面積，圖 2-7 (1) 為受到作用力之前的材料，當受到 P 作用拉力時，則材料產生應變，該長度被拉長而寬度縮短如圖 2-7 (2) 所示，此示意圖為伸長的變形圖，因此應變為正值，D 為原始作用面積寬度， b 為作用面積變形量，L 為材料原始長度，δ 為長度變形量，其材料之應變普松比公式為 (2.2) 式，若為壓縮的變形，則應變為負值，應變為壓縮及伸長之比例，故無單位表示。 ν(普松比) =. 橫向變形縱向變形. b. = − Dδ. (2.2). L. 材料會因為受力而產生變形，可由幾何尺寸的影響轉換成應力而產生之應變如公式 (2.3) 式所示，故遵守虎克定律 (hook’s law) ，E 稱之為楊氏係數 (young’s modulus) 或是彈性係數 (elastic constants) ，也可視為彈性區域之斜率，如圖 2-8 為  與  之間的關係則稱之為應力-應變圖 (stress-strain diagram) ，應力與應變線性關係的上限稱之比例限 (proportional limit) ，在 11.

(28) 比例限範圍內，材料仍保有彈性行為，但當材料超過比例限，在持續增加應變而應力減緩狀況下，而達到降伏點 ( yielding point ) ，降伏點便為區分彈性區與降伏區的分界點，當材料進入降伏區，若負載持續增大，稱該點為極限強度 (ultimate strength) ，此時的應力不會再增加或是產生微小波動，而應變卻迅速增加，則表示該材料已經超過負荷範圍，完全失去抵抗形變的能力，若超過極限強度，則材料發生破裂，可視為破裂點 (fracture) [5]。 σ=E∙ε. (2.3). 圖 2-7 定義應變之示意圖. 12.

(29)  降伏點. 極限強度破裂點. 比例限. E 1. 彈性區降伏區. . 塑性區. 圖 2-8 應力-應變圖[5]. 2.2.2 等向性材料與均質性材料在材料的性質中可分為等向性 (isotropic) 與非等向性 (anisotropic). ，. 所謂等向性是指在材料內部任意方向的性質都保持一樣，若以相同的力從不同方向去壓縮一個材料，則每個不同擠壓方向的壓縮量相同，便稱之為等向性材料。而材料亦可分為均質性. (homogenous) 與非均質性. (non-homogenous) ，若觀察一個材料任意位置中的成份與晶格結構皆相同，則此材料便具有均質性。. 2.2.3 應變矽的物理機制在應變矽的機制中發現，伸張應變與壓縮應變通道對於電晶體的驅動電流有顯著的影響，從表 2-2 發現在雙軸應變中可同時改善 n 型電晶體與 p 型電晶體的驅動電流，如矽鍺基板技術，但在單軸應變中拉伸應變只會改善 n. 13.

(30) 型電晶體，如接觸孔蝕刻停止層技術，壓縮應變只會改善 p 型電晶體，如汲極與源極的矽鍺技術。機械應變作用所產生的物理機制變化，可以改善電晶體中的載子遷移率使得驅動電流得到提升，而載子遷移率的改善又能由能帶結構的分佈、有效質量與散射率等參數來做解釋。. 表 2-2 應變矽中伸張應變以及壓縮應變對電晶體驅動電流的影響[4]. 在未受到應變前的矽材料即呈現無應變 (unstrained)，如圖 2-9 所示，導電帶上的六個能谷其為能量簡併 (energy degenerated) ，而價電帶上分為重電洞 (heavy hole, HH) 與輕電洞 (light hole, LH) 其能量亦簡併。如圖 2-10 與圖 2-11，當矽材料受到雙軸應變的伸張應力使晶格往橫向拉扯時，會導致導電帶能帶分裂 (band splitting) ，平面上 (in-of-plane) 的晶格因受到伸張應力而被拉長，相較於 k 空間中k x 方向與k y 方向的能谷 (fourfold degenerate, △4 ) 能帶上升，使得垂直方向 (out-of-plane) 的晶格受到擠壓，相較於 k 空間中k z 方向能谷 (twofold degenerate, △2 ) 能帶下降，△4 與△2 的能帶差距變為△E 表示。此時大部分的電子由於分布在能量較低的△2 能谷，故具有較低的有效值量mt (effective mass)，除此之外又加上能帶分離 (strain induced 14.

(31) band splitting) ，一方面降低能谷間的散射率 (intravalley scattering rate) ，另一方面也降低導電帶的有效狀態密度，使得能谷內的散射率減少，而有效質量與散射率的降低正是促使電子遷移率提升的重要關鍵。而對於價電帶，能帶分離導致輕電洞帶的上升以及重電洞帶的下降，也可以使能谷內的散射率減少，因此改善電洞遷移率[4][6-9]。. 圖 2-9 在無應變狀態下之導電帶能谷與價電帶能帶示意圖[4]. 圖 2-10 在雙軸應變狀態下之導電帶能谷與價電帶能帶示意圖[4] 15.

(32) 圖 2-11 雙軸應變矽之導電帶示意圖[6]. 16.

(33) 2.3 接觸孔蝕刻停止層 (constact etch stop layer, CESL) 在應變技術中，接觸孔蝕刻停止層 (contact etch stop layer, CESL) 技術是覆蓋一層氮化矽 (SiN) 在電晶體上，以沉積的方式可決定 CESL 薄膜的內應力，若使 CESL 具壓縮應力，則以電漿增強式化學氣相沉積 (plasma enhanced chemical vapor deposition, PECVD) 製程，若使 CESL 具拉伸應力，則以低壓化學氣相沉積 (low pressure chemical vapor deposition, LPCVD) 製程，藉此對 n 型電晶體與 p 型電晶體之特性作探討[10][11]。. 2.3.1 局部應變 (local strain) 技術在電晶體效能中，由上述得知電子遷移率與電洞遷移率為重要的考量因素，兩載子遷移率之提升，用以增加 NMOS 與 PMOS 之工作效能。隨著元件尺寸的微小化，目前使用外加機械應力 (mechanical stress) 影響電晶體的性能，因此，在電晶體的製程應力技術上，成為有效應用的重要課題。雖然局部應變所得到的應變量相較於全面應變來的少，但是製程成本較低，先進的製程技術以局部應力為重要的研發方向，如表 2-3 所示。局部應力 (local strain) 技術的定義即只在特定區域內施加應力或應變，或改變原來沒有應力區域之薄膜特性，如圖 2-12 所示，局部應力技術是針對施加單一軸向應力，該應力分佈會被侷限在施加應力的區域內，藉此提升通道內載子遷移率，影響通道藉而產生應力應變，但會使缺陷相對降低[10]，藉由應變條件使載子的有效質量降低，亦或是使元件的能隙減少，此技術也是提升載子遷移率的重要技術。此外， 2.6 章節將介紹利用壓阻 (piezoresistance) 公式大致估算應變對載子遷移率的影響。以下將介紹幾種常用的局部應變矽製程技術，如接觸孔蝕刻停止層 (constact etch stop layer, CESL) 、側壁 (spacer) 的應力表現、矽鍺汲極與源極 (SiGe in S/D) 以及淺. 17.

(34) 塹渠絕緣 (shallow trench isolation, STI) 等製成相關結構。. 圖 2-12 電晶體全面應變中受到晶格不匹配原理示意圖[4]. 表 2-3 全面應變與局部應變的比較全面應變. 局部應變. 應變量. ~1%. <0.4%. 應變技術. 基板應變:SiGe buffer. 製程應變:CESL, spacer, STI, SiGe in S/D. 應變方向. 雙軸應變. 單軸應變. 成本. 較高. 較低. 18.

(35) 2.3.2 接觸孔蝕刻停止層技術為了使覆蓋之氮化矽具有應力，由表 2-4 可以看出，在製程中調整SiH4 、氮氣 (N2 ) 等氣體流量比例、電漿功率與沉積壓力，可以得到具有張力或壓力之氮化矽膜[12-15]，由於 CESL 可施予單軸的伸張應力或壓縮應力，其引起機械應力 (mechanical stress) 有效傳遞至電子流動之通道，進而改善電晶體的載子遷移率。如圖 2-13 為例，CESL 以具有拉伸應力的示意圖[16]，覆蓋 CESL 初始的內應力向下傳遞，具有內應力的結構會相互影響，如 CESL、側壁 (spacer) 、STI、閘極、汲極與源極，除了相互拉扯的影響，位於閘極下方的通道也會受到平行於通道長度方向 (channel length direction, x direction) 之拉伸，則 spacer 會受到 CESL 的拉扯使閘極受到壓縮，垂直方向 (gate high direction, y direction) 便產生壓縮應力，電晶體的寬度方向 (channel width direction, z direction) 隨著厚度平面等量的增加，及應變影響較小，又可稱為平面應變 (plane stain)[16]。. 表 2-4 在不同比例的氣體流量下所得到的 CESL 應力值[14] Stress(MPa). SiH4 pressure(Torr). RI. H content(cm−3 ). A. -474.7. 2.21E-02. 2.043. 5.30E+21. B. -112.2. 1.71E-02. 2.019. 2.80E+21. C. 60.2. 2.49E-02. 2.047. 3.30E+21. D. 333.5. 4.76E-02. 2.021. 4.50E+21. E. -87.7. 2.99E-02. 1.914. 1.00E+22. F. -87.7. 2.51E-02. 1.978. 1.50E+22. G. -1405. 3.61E-02. 2.057. 3.50E+21. H. -329.1. 3.22E-02. 2.135. 3.20E+21. 19.

(36) 圖 2-13 在電晶體上覆蓋 CESL 拉伸應力之示意圖[16]. 若以 CESL 為應力源又分為拉伸應力 (t-CESL) 與壓縮應力 (c-CESL) ，針對 n 型電晶體與 P 型電晶體的表現也有所不同，對於 n 型電晶體而言，具有拉伸應力的 CESL，能對電晶體有較好的性能表現，反之壓縮應力的 CESL 則較差;而對 p 型電晶體而言，則適合用具有壓縮應力的 CESL 有較好的性能表現，反之使用伸張應力的 CESL 則表現較差。在 CESL 製程的厚度與初始應力的大小也會影響通道受力的分佈情形，CESL 層變成為影響電晶體性能的重要關鍵，如圖 2-14 所示[16]。如圖 2-15 分別指出電晶體元件之操作性能在三軸應力狀態下的影響;對於 n 型電晶體元件之通道而言，通道長度方向須為拉伸應力，即閘極高度方向須為拉伸應力，而電晶體厚度方向須為壓縮應力，在符合這些條件下所產生的應力，便對於載子遷移率有提升的效果;而對於 p 型電晶體通道而言，通道長度方向須為壓縮應力，即閘極高度方向須為拉伸應力，而電晶體厚度方向須為拉伸應力，在符合這些條件下所產生的應力，便對於載子遷移率有 20.

(37) 提升的效果[12][13]。綜合以上兩點，表 2-5 中所呈現在 CESL 為伸張應力時的 n 型電晶體，以及 CESL 為壓縮應力時的 p 型電晶體，所得到的三維應力表現量[16]。. 圖 2-14 CESL 厚度與 CESL 應力大小對通道產生應力之示意圖[16]. 圖 2-15 在電晶體上覆蓋 CESL 拉伸應力之示意圖[12] 21.

(38) 表 2-5 電晶體的三維應力表現[16] t-CESL stress. c-CESL stress. MOSFET type. n-type silicon. p-type silicon. Parallel stress (x-direction). 3.1%. -7.2%. Vertical stress (z-direction). -5.3%. 0.1%. Perpendicular stress (y-direction). 1.7%. 6.6%. 若 CESL 作用在長通道與短通道的電晶體中，應力傳遞會依據通道長度之不同而產生不同的影響，如圖 2-16 為一具有拉伸應力之 CESL 層影響通道的應力分佈狀況，對短通道而言，通道長度方向之通道會受到拉伸的應變，而閘極方向之通道受到 CESL 在垂直方向的應力拉伸，進而將此拉伸應力傳遞至通道中，由於結構尺寸較小，受到邊角效應影響顯著，然而在通道較長之結構中，CESL 在其薄膜內含壓縮應力之傳遞對於通道區域產生彎曲應力 (bending stress)，使通道中的另呈現反轉 (inversion) 現象[14][17]。. 圖 2-16 CESL 在不同通道長度下對電晶體元件通道之應力分佈狀況[17] 22.

(39) 為了更加了解半導體元件通道內的傳遞情形，CESL 層結構又可以分為三個區域來做分析，如圖 2-17、圖 2-18 以及圖 2-19 所示[17]，分別為頂部 CESL 層 (top-CESL) 、側邊 CESL 層 (lateral-CESL) 與底部 CESL 層 (bottom CESL) ;對於頂部 CESL 層的應力對元件通道傳達應力部分，主要影響為垂直方向會產生壓力，但隨著通道長度的縮短，由於受力面積變小使得通道中的應變也跟著變小;對於側邊 CESL 層的應力對元件通道傳達應力部分，在通道長度較長時，由於側邊 CESL 層與通道的距離過遠，使得其影響並不顯著，但隨著通道長度的縮短，側邊 CESL 層與通道的距離拉近，能較直接的影響到通道產生應變，藉而集中應力在通道中產生壓應力;對於底部 CESL 層的應力對元件通道傳達應力部分，在長通道時，能對通道產生拉伸應力，但隨著通道長度雖短，通道的作用面積變少，使得包覆在周圍的底部 CESL 層能更集中的傳達應力至其中，產生更大的拉伸應力。如圖 2-20、圖 2-21 以及圖 2-22 所示為三維方向上的模擬分布圖[17]，文獻中 X 軸為通道長度方向，Y 軸為電晶體寬度方向，而 Z 軸為垂直方向也就是閘極高度方向，CESL 層對電晶體通道以 X 軸方向與 Z 軸方向較為影響顯著，特別是在短通道時，有大幅增加的現象，而在 X 軸中可發現，底部 CESL 層的結構為主要影響整體 CESL 層的重要關鍵，至於 Y 軸方向受到間接效應的影響，較不意看出其影響，如圖 2-23 所示。. 23.

(40) 圖 2-17 頂部 CESL 層作用在電晶體結構上之示意圖[17]. 圖 2-18 側邊 CESL 層作用在電晶體結構上之示意圖[17]. 圖 2-19 底部 CESL 層作用在電晶體結構上之示意圖[17] 24.

(41) 圖 2-20 不同的應力區域在不同閘極長度中對 X 方向作應力曲線圖[17]. 圖 2-21 不同的應力區域在不同閘極長度中對 Y 方向作應力曲線圖[17]. 25.

(42) 圖 2-22 不同的應力區域在不同閘極長度中對 Z 方向作應力曲線圖[17]. 圖 2-23 分別對於頂部 CESL 層、側邊 CESL 層與底部 CESL 層對於通道的間接效應影響[17]. 26.

(43) 2.3.3 電晶體輸出特性𝐈𝐃 − 𝐕𝐃 若以圖 2-24 一 n 型增強型電晶體為例，當源極端 (Vs ) 與基底端 (VB ) 接地，則汲極電流 (ID ) 與汲極電壓VD 為其輸出特性 (output characteristics) ，在輸出特性的曲線中，又可分成三個區域，分別為截止區、線性區與飽和區，如表 2-6。. 表 2-6 電晶體操作開關之輸出特性輸出區域. 操作條件. 截止區 (cut-off region). VG < VT. 線性區 (liner region). VG ≥ VT , VD ≤ VG − VT. 飽和區 (saturation region). VG > VT , VD > VG − VT. i.. 截止區 (cut-off region) :當閘極電壓VG 小於臨界電壓VT 時，代表在在閘極下方之半導體接面，汲極與源極之間電壓不足使元件產生反轉層，電流無法經由通道流過，若不考慮電晶體的漏電流，則汲極電壓VD 下的電流ID 為零，因此稱 MOSFET 被操作於截止區中，如圖 2-24 中 (1) ，截止區之輸出特性區線可視為與VD 軸重疊。. ii.. 線性區 (liner region) :當閘極電壓VG 大於臨界電壓VT 時，此時便閘極下方的半導體接面產生通道，剛開始在汲極上給於較小的正電壓 VD，則電子從源極通過反轉層流向汲極，此時可從圖 2-24 中 (2) 中看出輸出特性為正比關係的線性區線，此時的汲極電壓VD 必須操作在小於閘極電壓VG 與臨界電壓VT 的差值之下，由線性區的輸出電流公式(2.4) 式與 (2-5) 式中可得知，理想 n-MOSFET 之ID − VD 區線為一拋物線。. 27.

(44) iii.. ID = μn Cox. W. ID = μn Cox. W. L. L. [(VG − VT )VD − [(VG − VT −. VD 2. VD 2 2. ]. )VD ]. (2.4) (2.5). 飽和區 (saturation region) : 當閘極電壓VG 大於臨界電壓VT 時，若汲極電壓VD 持續增加，使得汲極電壓VD 大於閘極電壓VG 與臨界電壓 VT 的差值，此時可從圖 2-24 中 (3) 中看出輸出特性進入飽和區，而汲極電流ID 基本上是保持不變的，便將之定義為汲極飽和電流 IDsat 如電流公式 (2-6) 式。 1. W. 2. L. IDsat = μn Cox. (VG − VT )2. (2.6). 圖 2-24 理想 n 型電晶體輸出特性曲線圖. 28.

(45) 圖 2-25 實際 n 型電晶體輸出特性曲線圖[18-19]. 其中ID 為汲極電流，μn 為電子遷移率 (electron carrier mobility) ，Cox 為單位面積下之氧化層電容值如(2-7) 式，W 為電晶體通道的寬度 (channel width) ，L 為電晶體通道的長度 (channel length) ，VD 為汲極偏壓 (drain voltage) ， VG 為閘極的偏壓 (gate voltage) ， VT 為臨界電壓 (threshold voltage)。 Cox =. εox. (2.7). tox. 針對理想情況下的電晶體，(2.6) 式中飽和汲極電流IDsat 公式可由條件 VD= VG - VT 帶入上述之 (2.4) 式得知，而此時之汲極電流值亦將如圖 2-24 理想電晶體輸出特性保持於一個持平狀態。然而，實際上之輸出特性曲線，受到短通道長度調變現象，在飽和區之輸出電流會有些微向上提升的趨勢，如圖 2-25 所示。為了尋求提升電晶體的性能的特性，可藉由操作在飽和區下的飽和極汲電流公式 (2.6) 式，得知以下幾種提升元件性能的方法[20]: 29.

(46) i.. 增加載子遷移率 (μ) 先進技術以應變矽 (strained-Si) 來提升遷移率，將在之後章節作討論。. ii.. 使用介電系數較高的介電層 (high-k dielectrics) ，可由 (2-7) 式得知較大的介電系數可使電容值Cox 提升，即而增加汲極飽和電流值。. iii.. 減少氧化層厚度t ox，可由 (2-7) 式得知使氧化層厚度變薄，可使電容值Cox 提升，得到較大的汲極飽和電流值。. iv.. 增加通道寬度 W，雖然可以提升電晶體性能，但在元件技術微縮的原則下，反而使面積比例增加。. v.. 縮減通道長度 L，為現今較普遍所努力的方向，同時也提升元件技術微縮的原則。在第三章設計電晶體使性能提升中，調整電晶體結構尺寸便成為重要的. 研究方向，而從飽和極汲電流公式 (2.6) 式中可看出，調整電晶體的寬度以及閘極長度，將會是在尺寸設計上的著手方向。此外，值得注意的是若欲有汲極電流ID 之產生，則必須要有通道形成，亦即，故可以藉由調整外加閘極電壓VG 滿足閘極偏壓大於臨界電壓條件，而控制金氧半場效電晶體之汲極電流，在積體電路之電晶體元件中，此種方法被用來做開關特性的重要關鍵技術。若以 n 型電晶體為例，CESL 具拉伸應力能使 n 型電晶體之通道區域產生拉應力，藉而使性能提升，則以常理判斷，當 CESL 層厚度越厚，而 CESL 應力使得通道區域之拉應力越大，便能得到更有效之性能提升，如圖圖 2-14 所示，圖 2-26 為一量測 CESL 層在三種厚度之輸出特性ID -VD 曲線探討，分別為 380 Å 、700 Å 與 1100 Å ，可以發現在較高厚度之 CESL 層下，均能使電晶體特性提升，但若是 CESL 層厚度過厚，會產生短通道效應、臨界電壓下滑與熱載子效應的影響較為顯著，圖 2-26 以 SiN 厚度為 380 Å 作為參考 30.

(47) 比較值，在 CESL 厚度為 700 Å 能得到輸出特性 34 %的提升，而在 CESL 厚度為 1100 Å 中，由於厚度過厚而造成較大的接面損害，輸出特性只有 20 % 的提升[21]。. 圖 2-26 CESL 在三種不同厚度之輸出特性曲線圖[21]. 31.

(48) 2.3.4 電晶體轉移特性𝐈𝐃 − 𝐕𝐆 轉移特性 (transfer characteristics) 指在固定的汲極偏壓VD 下，將汲極電流ID 對閘極偏壓VG 作圖。當電晶體在線性區時如 (2.4) 式，極小的VD 值通常固定為 0.05 V 或 0.1 V，即. VD 2 2. 為非常非常小便可忽略不計，則公式 (2.4) 式. 可化簡為公式 (2.8) 式[17]。而線性區的電晶體增益亦可以電導的提升作為參考，其電導 (transconductance) 以ｇ表示定義如下 (2.6) 式： m. ID = μn Cox ｇ ≡ m. ∂ID ∂VG. W L. [(VG − VT )VD ]. = μn Cox. W L. (2.8). VD. (2.9). 由 (2.8) 式中可得知，轉移特性預期呈現的曲線為圖 2-27 (a)中的紅色虛線，但在實際上的ID − VG 曲線圖中，當VG 值很小時，由於次臨界電流 (subthreshold current) 的影響造成直線誤差，而在VG 值很大時，因為散射效應 (scattering effect) 而產生的遷移率退化 (mobility degradation) 。另一方面，由(2.9 )式可得知，轉移電導ｇ是由(2.8)式中線性區的轉移 m. 特性之斜率所組成，因此轉移電導ｇ常被作為電晶體的效能增益 m. (transistor gain) 來參考，如圖 2-27 (b) 便為圖 2-27 (a) 的斜率所組成，由圖 2-27 (b) 中找出最大值ｇ. m,max. ，再返回圖 2-27 (a) 找出曲線交點，並對此交. 點作出切線，可得到切線與VG 軸的最短截距，即為臨界電壓VT，此時的轉移特性操作在線性區，則臨界電壓便以VT,lin 表示，此切線斜率也能求出電子遷移率μn 。在閘極電壓VG 小於臨界電壓VT 時沒有電流產生，而在閘極電壓VG 到達臨界電壓VT 時便產生電流，而後則是維持一固定電流值，因此在探討較好的開關特性時，愈大的ｇ愈近似於理想的ID − VG 轉移特性曲線，如上小節所談 m. 32.

(49) 論之圖 2-26 中，CESL 厚度為 700 Å 時，在ID − VD 輸出特性曲線有最良好的表現，而從ID − VG 轉移特性曲線中也能看出，具有較大之ｇ值。從 (2.6) 式 m. 中可以得知，電晶體元件尺寸的設計參數，也會影響到ｇ的大小值。 m. 圖 2-27 操作在線性區之 (a) 轉移特性ID − VG 圖 (b) 轉移電導g m − VG 圖 [20]. 在考慮飽和區之轉移特性曲線時，由 (2.6) 式中可知汲極飽和電流IDsat 與閘極電壓VG 之間為一平方關係，因此將 (2.6) 式重新整理，等號左右兩側做開根號，可得到 (2.10) 式如下。 33.

(50) 1. √IDsat = √2 μn Cox. W L. (VG − VT ). (2.10). 如圖 2-28 為在操作在飽和區時的轉移特性√IDsat 對 VG 作圖，即在切線虛線同樣可得到臨界電壓VT，此時的臨界電壓便以VT,sat 表示。若以兩個電流分別為ID1 與ID2 ，兩電流的關係為ID2 = 4ID1 ，便可分別帶入 (2.10) 式中求出飽和區中的臨界電壓VT,sat 。. 圖 2-28 電晶體操作在飽和區之轉移特性圖[20]. 值得特別注意的是我們比較線性區與飽和區的臨界電壓值，在長通道結構時，VT,lin 值與VT,sat 值相當接近，而之在短通道結構時，由於受到 DIBL (drain induced barrier lowering) 效應的影響，VT,sat 其值通常會低於VT,lin 值，所以在實務上而言，線性區的臨界電壓VT,lin 為大多數的技術人員所採用。簡言之，DIBL 被定義為汲極電壓由線性區增加至飽和區時，源極端能障所降低的量，也就是臨界電壓的下降，以下將 DIBL 量化為 (2.11) 式。 DIBL =. VT,lin −VT,sat VDD −VD. (mV/V). (2.11). 34.

(51) 2.4 汲極與源極之應變技術前面介紹材料之間致使晶格不匹配能產生應力拉扯，如圖 2-29 顯示在汲極與源極的製程過程，利用化學氣相沉積 (Chemical Vapor Deposition, CVD) 沉積矽鍺，而後再沉積一層鎳矽化合物，前述所提，鍺的晶格常數較矽大，以致矽鍺晶格會壓迫較小的矽晶格，可得知使用矽鍺 (SiGe) 合金應力對通道可產生壓應力 (compressiv stress) ，換言之，若使用矽碳 (SiC) 化合物則可使通道產生拉應力 (tensile stress) 。. 圖 2-29 汲極與源極填入矽鍺合金之步驟示意圖[12]. 35.

(52) 2.4.1 全面應變 (global strain) 技術電晶體製程中使用矽為基板之最大優點為增加遷移率，在高品質中的閘極氧化層與介面品質 (interface quality) 較佳的電晶體中，所形成之表面通道 (surface channel structure) 可減緩短通道效應 (short channel effect) 與產生較大的閘極電容 (gate capacitance) ，故應變矽技術變成為提升遷移率的重要關鍵，由 (2.6) 式中可看出，遷移率的提升也相對增加電晶體的驅動電流。從 (2.12) 式中可得知，μ 為載子遷移率，E 為電場，載子的傳輸速度取決於載子遷移率與電場，如圖 2-33 可觀察出電子遷移率約增加約 65 %，而電洞遷移率增加約 30 %。 v=μ∙E. (2.12). 應變矽的最早期發展以全面應變為主，是由史丹佛大學與麻省理工學院兩研究團隊所提出，其概念是在矽基板表面以磊晶的方式，成長出一層不等比例的矽鍺虛擬基板，位於電晶體通道下方如圖 2-30 與圖 2-31，此製程是以矽與鍺材料之間的晶格不匹配產生壓力或拉力如 (2.13) 式 ( asi = 0.543 nm, aGe = 0.565 nm)，由於鍺的晶格常數較矽來的大如圖 2-32，當磊晶一層矽層在矽鍺基板上時，磊晶機制將會強迫矽層在平行方向 (in-of-plane) 與矽鍺基板具有相同的晶格常數，因此磊晶後矽層的晶格常數便會大於原來的值，便在矽層內形成一伸張應變，此伸張應變的強度來自於基板鍺含量的濃度與矽層的厚度，因為元件製程在同一基板上，在通道中的不同位置兼具有相同的應力大小，也因應變存於垂直元件與平行元件兩個方向，故稱為雙軸應變 (biaxial strain) 或全面應變 (global strain) 。 aSi1−zGex = x(aGe ) + (1 − x)(asi ). (2.13). 36.

(53) 圖 2-30 電晶體全面應變製程式意圖[6]. 圖 2-31 電晶體全面應變中受到晶格不匹配原理示意圖[9]. 37.

(54) 圖 2-32 (a) 矽與矽鍺的晶格大小 (b) 將矽沉積矽鍺上使晶格常數較小的矽原子受到橫向張力產生應變[8]. 圖 2-33 觀察 NMOS 與 PMOS 中電子電洞之遷移率[8] 38.

(55) 2.4.2 汲極與源極中的應變矽與 CESL 應力結構研究發現在 p 型電晶體中使用矽鍺合金填入汲極與源極，如圖 2-29，矽鍺合金的應力表現有助於載子遷移率的提升，在應變矽的研究方向也發現，在半導體元件的部分結構施加應力，也能有效的增加驅動電流，藉而提升電晶體性能，若在矽鍺填入汲極與源極後再沉積一層 CESL 薄膜，如圖 2-34 表面覆蓋的 CESL 可以產生拉伸應力或壓縮應力，以 p 型電晶體為例如圖 2-35 示，固定漏電流，若只單一使用汲極與源極填入矽鍺合金與單一覆蓋 CESL 壓縮應力層，能使驅動電流提升 21 %，若合併以上兩種方法，能使驅動電流提升 55 %，若同時使用汲極與源極填入矽鍺合金和覆蓋 CESL 壓縮應力層且在設計優化的狀況下，能使驅動電流得到最大的提升，驅動電流藉而改善 84 %。除了以應變矽的機制，我們也可以用壓阻係數來推估模擬結果其載子遷移率之增益，如圖 2-36 相較於文獻中資料趨勢的比較，可得知載子遷移率增益與壓阻係數。. 圖 2-34 汲極與源極填入矽鍺合金與具 CESL 應力之示意圖[22]. 39.

(56) 圖 2-35 汲極與源極填入矽鍺合金與具 CESL 應力之Ion − Ioff 示意圖[22]. 圖 2-36 使用壓阻係數來推測其模擬結果之載子遷移率增益[22]. 40.

(57) 2.5 在 CESL 層下側壁結構傳遞應力至通道的關係在汲極與源極、口袋植入 (halo implant) 以及閘極的製程後，沉積一層介電層，並往垂直的方向作回蝕，使得在閘極的兩側被殘留下來的多晶矽氧化層，稱之為側壁 (spacer 或 offset spacer) ，spacer 通常以氮化矽 (SiN) 或傳統的二氧化矽 (SiO2 ) 為主，此外，spacer 對於自動對準矽化物 (silicide) 能有效的隔絕，也避免在汲極與源極之金屬矽化物橋接造成短路，且能將高電場的接面遠離通道，進而改善熱載子效應 (hot carrier) ，使元件提升可靠度[10][25-27]。如圖 2-37 示，為一覆蓋 CESL 層之示意圖，以力學的角度而言，spacer 為 CESL 傳遞應力至通道的路徑之一，從研究中指出，spacer 便擔任力量傳遞的重要腳色，若分析 spacer 的材料特性;楊氏模數以 E 表示，而蒲松比以 ν 表示，如圖 2-31 為探討在傳達 CESL 應力至通道中 spacer 材料的影響參數，圖 2-38 (a) 為固定 spacer 材料的楊氏係數為 389 GPa，可以從圖中得知，改變蒲松比對於力量的傳遞並不會造成太大的影響，而圖 2-38 (b) 為固定 spacer 材料的蒲松比為 0.27，則發現楊氏係數在 66 GPa 時開始有應力增大的現象，持續提升楊氏係數至 1000 GPa，能得到更高傳遞應力的表現，便可得知調整 spacer 材料的比例可以改善力量傳遞的效能，而改變楊氏係數更是調整材料比例的重要關鍵[23]。. 41.

(58) 圖 2-37 CESL 層藉由 spacer 傳遞應力至通道知識意圖[23]. 圖 2-38 spacer 材料影響傳遞應力之重要參數 (a) 蒲松比之探討 (b) 楊氏係數之探討[23] 42.

(59) 如上述所言，在 spacer 垂直方向的回蝕的製程中，在閘極的表層其實尚有一層極薄的氧化層，若 spacer 材料為影響應力的重要參數，則閘極表面極薄的氧化層便不可忽視，如圖 2-39 較薄區域為二氧化矽層，較厚區域為氮化矽層，若是調整 spacer 間二氧化矽與氮化矽的比例，探討其兩者之間的特性比例，如圖 2-40 發現 spacer 材料以氮化矽之輸出特性相較於二氧化矽來的好，便可得知調整 spacer 的寬度，能控制電晶體元件的特性。由於 spacer 也拉長了汲極與源極之間的距離，除了能得到應力傳遞的效用，也有助於抑制元件的短通道效應。. 圖 2-39 電晶體中 spacer 結構之示意圖[23]. 43.

(60) 圖 2-40 spacer 結構中以氮化矽與二氧化矽為材料之輸出特性比較圖[23]. 而在 spacer 製程的結構中，若只考慮受力的變形，又可分為 D-shape spacer 與 L-shape spacer，如圖 2-41 上述所言，在覆蓋 CESL 層的電晶體中， spacer 除了擔任傳遞力量至通道的重要角色之外，在結構的不同又有不同能量傳遞的表現，如圖 2-42，可以發現 L 型 spacer 結構在承受 CESL 層垂直方向的力量較為集中，在影響其餘 CESL 層部分的結構上並不顯著，反之， D-shape spacer 在承受 CESL 垂直方向的力量時，會受到間接效應的影響，使得頂部 CESL 層的結構會影響到側邊 CESL 層結構以及底部 CESL 層結構，如圖 2-23 所示。由於不同結構會使得應力在結構中傳遞時，產生不同方向的互相拉扯，間接效應便為討論的重要課題，但從文獻[20]之實驗結果中得 44.

(61) 知。圖 2-43 為一 L-shape spacer 之結構示意圖，圖中設定 L-shape spacer 的通道方向長度以 30 nm 表示，但其實際厚度為 10 nm，而為了考慮 CMOS 製程技術，圖 2-44 將電晶體元件以串聯的方式串起來，比較 L-shape spacer 與 D-shape spacer 結構受到 CESL 層應力下，通道區域中垂直力與平行力之比較[16]，圖中指出同樣在 spacer 的通道方向長度為 30 nm 時，L-shape spacer 所得到的應力傳遞情況較 D-shape spacer 佳，達到性能相似於 D-shape spacer 通道方向長度為 10 nm，由於尺寸的調整越來越精密，以至於在設計結構參數中，便成為重要的考量因素。隨著元件尺寸的縮小，CESL 對於通道的距離更加靠近，在結構的設計上變為格外重要，如表 2-7 為三種尺寸之 spacer 分別在 45 nm、32 nm 與 22 nm node 下作探討，如圖 2-45，得知 spacer 若固定尺寸在 30 nm，則隨著元件的縮小，CESL 傳遞力量至通道的效能也就越少，而 spacer 漸漸失去其功能性;若隨著元件的縮小而 spacer 尺寸也跟著微縮，CESL 層傳遞力量至通道便能得到非常穩定的效能，可以得知在閘極尺寸縮短中，spacer 尺寸微縮的調整也是使性能維持的重要關鍵;若是不考慮 spacer 結構，可以發現在三種尺寸下都能得到非常大的效能轉換，但 spacer 結構為製程中不可或缺的過程，僅能得知控制 spacer 與元件之間的尺寸，便能得到效能轉換最佳的表現。. 45.

(62) 圖 2-41 D-shape spacer 與 L-shape spacer 結構之示意圖[17]. 圖 2-42 D-shape 與 L-shape 結構受到間接效應的示意圖[17]. 46.

(63) 圖 2-43 L-shape spacer 結構之示意圖[16]. 圖 2-44 D-shape 與 L-shape 之比較圖[16]. 47.

(64) 表 2-7 D-shape spacer 與 L-shape spacer 之比較圖[16]. 圖 2-45 D-shape spacer 與 L-shape spacer 之比較圖[16]. 48.

(65) 2.6 壓阻效應在上述過程中可得知，應變矽可使電晶體特性得到提升，主要是由於電晶體中的電子遷移率與電動遷移率得到改善，而在材料中的壓阻係數 (piezoresistance coefficients) 便可解釋遷移率的增益[12][24]。當半導體受到應力時，載子遷移率的改變量會使材料的電阻率產生改變，而沿著不同晶體方向受力，也能得到不同的電阻率，這種現象我們稱之為壓阻效應，因此使用壓阻係數來量化載子遷移率的改變量，如 2.14 式為機械應力與載子遷移率之關係。 ∆μ μ. =∣ π‖ σ‖ + π┴ σ┴ ∣. (2.14). 其中，∥代表電晶體平行 (parallel) 電流的平面方向，⊥代表電晶體垂直 (transverse) 電流的方向，∆μ/μ為電晶體的載子遷移率之變化量，而σ‖ 變為橫向 (longitudinal) 應力，σ┴ 變為縱向 (transverse) 應力，  || 與   壓阻係數其單位以Pa−1 表示，若電流方向為<110>，則三個基本方向的壓阻係數為 π11 、π12 、π44 ，如表 2-8 分別為電流方向在<100>與<110>中，n 型電晶體與 p 型電晶體之壓阻係數，若 p 型電晶體的電流方向為<110>，由表 2-8 可知  || 為一很大的正值，故只要施加一點應力就能大幅的提升載子遷移率 [7][14]。. 表 2-8 n 型電晶體與 p 型電晶體在不同電流方向中之壓阻係數[12]. 49.

(66) 2.7 總結由於元件尺度微縮，提升金氧半場效電晶體特性技術也越來越困難，開始以不同層面方向作為考量，其中針對材料特性以應變工程技術最為廣泛使用，而本章也詳細說明應變工程技術如何能使電晶體特性得到改善，不論是從能帶結構的能帶分裂特性或是壓阻係數公式換算，都是在未來製程中，改善遷移率之主要方向，而在製程上的應變工程技術也可分為局部應變與全面應變，各種不同的製程方法，其主要目的都是為了使電晶體通道區域得到最大的應力值特性，本章節也說明在電性上之輸出特性與轉移特性，在搭配機械應力之應變矽特性中，改變電晶體結構尺寸，能使電性得到一致的性能改善。. 50.

(67) 第三章. 實驗設計與研究方法. 根據上一章節所介紹之各種應變矽工程的應用，本章透過有限元素分析 (finite element analysis, FEA) 進行模擬，從模型結構與邊界條件的掌控，加上配合材料參數的設計，如利用電晶體材料其楊氏係數 (young's modulus) 與蒲松比 (poisson's ratio)等材料特性的不同，便可在求解流程中求得電晶體結構應力力量的轉換以及力量傳遞的分佈情形；而在電晶體的製程設計探討中不外乎具有兩大方向，分別為電性性能與機械應力性能的影響，在本研究中，針對應力源所產生之機械應力對通道所造成的影響進行研究與分析，而所利用有限元素軟體 ANSYS 作更深入的研究探討。. 3.1 有限元素分析的基本概念有限元素法 (finite element method) 是將所需要探討的工程系統轉換為有限元素系統，而在工程上作為系統的預測反應，運用數值計算去解決各種非結構行為之問題，例如熱傳導 (heat transfer) 、流體 (fluid flow) 、溫度 (temperature) 分佈、電磁場 (electromagnetism) 分佈以及應力分析 (stress analysis) 等模擬，在線性 (linear) 與非線性 (nonlinear) 或穩態 (steady) 與暫態 (transient) 等問題中階可以有限元素法給予適當之分析，而通常工程問題為將數學模型或物理系統，在相對應之初始條件 (initial conditions) 與邊界條件下 (boundary conditions) ，可能以微分型式或積分型式，利用微分方程式推導出一個系統上的規律，稱之為統御方程式 (governing equation)。對於複雜的不規則形狀或不同變化的負載在數學形式上是很難得到精準的求解，而有限元素法的最大優點在於，能預測複雜結構之行為並轉化為數學模組，且較輕易的分析大規模零組件之結構，在一般負載中，不同邊界條件、不同材料性質以及不規則的邊界設定皆可以作出有效的分析[28][29]。 51.

(68) 有限元素分析為一數值方法，用來分析較複雜的產品系統與組裝系統，利用已知條件對未知的系統求得精確的結果，由節點 (node) 與各元素 (element) 所組成來取代原有的工程系統，在已知條件下的元素特性，求解程序必須經由離散化 (discretization) ，並將該離散化之方程式或模型簡化為有限個元素網格 (mesh) ，此動作為將分析的介面網格化成若干個元素與節點，節點求解後再以有限元素法或有限差分法 (finite difference method) 求出其餘任一位置之未知變數。有限差分法是將每個節點以差分代替微分的形式，並以導數 (derivative) 來取代差分方程式，所組成的聯立線性方程 (simultaneous linear equations) 組去求解，此方法在數學形式上較淺顯易懂，在較簡單的問題中採用有限差分法容易理解與運用但面臨較複雜的幾何模型時，此種方法便難以應用。而相較之下，有限元素法則是以積分公式 (integral formulations) 來取代微分方程式 (differential equations) ，藉而產生代數方程式 (algebraic equations) ，此種方法的優點在於能較方便的控制設計參數，也能在複雜結構中有效地減少計算量又不失其精確度，故本研究將運用有限元素分析軟體 ANSYS 來設計模組，控制初始條件與邊界條件，並給予設計後的材料參數，最後在測試區塊中計算出所需要的求解[28][29]。. 3.1.1 ANSYS 有限元素分析在有限元素模擬分析步驟中可分為主要的三個階段，分別為前處理階段 (pre-processing phase) 、求解階段. (solution phase) 與後處理階段. (post-processing phase) 。前處理步驟中，必須先選擇元素單元類型 (element type) 或元素特性作為已知條件，再建構待分析之模型並離散化，即考慮分析重要區域，適當地劃分結構之網格，形成有限個節點與元素，接著在物理特性上給予材料之參數，例如蒲松比、楊氏係數或是熱膨脹係數，在定義完材料的特性後，給定分析模型之、初始條件、邊界條件以及施加負載，此步 52.