電晶體結構

第二章文獻探討

2.1 金氧半場效電晶體

2.1.2 電晶體結構

圖 2-4 金氧半電容(MOS)

金屬氧化物半導體場效電晶體，簡稱金氧半場效電晶體

（metal-oxide-semiconductor field-effect transistor, MOSFET）是一種可以廣泛運用在數位電路與類比電路的場效電晶體 (field-effect transistor) 。在金氧半場效電晶體的製程中，首先要在矽晶圓的半導體基板 (substrate) 上，利用氧化的方式形成一層較薄的二氧化矽 (SiO₂) ，為閘極介電層 (gate dielectric) 或閘極氧化層 (gate oxide) ，接著將在氧化層上方沉積一層金屬層 (poly-Si 或 Al) ，作為閘極，為電晶體的輸入端，而大多數使用多晶矽 (poly crystalline silicon，簡稱 poly-Si) ，且重摻雜分為n⁺與p⁺，來提升導電度如圖 2-4。眾多研究指出，閘極為影響電晶體最重要的結構，製程中的品質好壞能影響整個電晶體性能的表現。

圖 2-5 電晶體結構

而 MOSFET 中除了金屬閘極和基底兩個端點之外，還需要在通道兩端以離子佈植的方式形成汲極與源極，由於金氧半場效電晶體可依照其通道的極性不同，可分為 n 型電晶體 (n-type MOSFET, NMOSFET) 與 p 型電晶體 (p-type MOSFT, PMOSFET) ，在 n 型電晶體中，半導體基底的摻雜為 p 型，

源極與汲極為 n 型重摻雜 (以n⁺表示) ，而在 p 型電晶體中，半導體基底的摻雜為 n 型，源極與汲極為 p 型重摻雜 (以p⁺表示) 。

圖 2-5顯示為一簡易的 n 型金氧半場效電晶體結構剖面示意圖，使用 p 型的

矽基板 (substrate) ，在閘極輸入端，大多採用重摻雜五價元素磷 (P) 或砷 (As) 之 n 型多晶矽閘極 (n⁺ poly-silicon gate) 來提升導電度，閘極下方的二氧化矽 (SiO₂) 做為閘極絕緣層 (gate insulating layer) ，則半導體為 PMOSFET。

反之 p 型金氧半場效電晶體，使用 n 型矽基板，採用重摻雜三價元素硼 (B)

或氟化硼 (BF₂) 之 p 型多晶矽閘極 (p⁺ poly-silicon gate) ，則為 NMOSFET，

如表 2-1。

表 2-1 NMOSFET 與 PMOSFET 之比較表

NMOSFET PMOSFET

閘極(poly-Si) ⁿ⁺ ^p⁺

源極/汲極(source/drain) ⁿ⁺ ^p⁺ 半導體基板(substrate) p-Si n-Si

2.2 應變矽工程技術

由於摩爾定律伴隨著電晶體產業的發展，不斷的元件微縮與製程改善，

其目的都是在於降低成本與使性能提升，但相對也會造成短通道效應的影響與技術層面的瓶頸，因此由2.3.3 章中 (2.6) 式所提起，使用應變工程技術，

在半導體元件利用晶格不匹配 (lattice constant) 或熱應力等方式所產生的應力，使得半導體元件通道的遷移率增加，即而提升電晶體的汲極電流且改善其性能。

在電晶體通道裡形成應變的方式有許多，可藉由材料上的晶格常數差異與製程步驟所產生，從作用在面積上的區域可分為局部應變 (local strain) 與全面應變 (global strain) ，也可從作用方向區分為雙軸應變 (biaxial strain) 與單軸應變 (uniaxial strain) ，其所施加的種類又分為伸張應變 (tensile strain) 與壓縮應變 (compressive strain) ，對於先進技術，導入外界應力使通道有效提升元件效益為目前普遍的技術[4]。 (compressive stress) ，若在作用對切面產生拉的作用則為拉伸應力，反之，

若作用對切面產生擠壓的作用則為壓縮應力。

圖 2-6 定義應力之示意圖 diagram) ，應力與應變線性關係的上限稱之比例限 (proportional limit) ，在

比例限範圍內，材料仍保有彈性行為，但當材料超過比例限，在持續增加應變而應力減緩狀況下，而達到降伏點 ( yielding point ) ，降伏點便為區分彈性區與降伏區的分界點，當材料進入降伏區，若負載持續增大，稱該點為極限強度 (ultimate strength) ，此時的應力不會再增加或是產生微小波動，而應變卻迅速增加，則表示該材料已經超過負荷範圍，完全失去抵抗形變的能力，若超過極限強度，則材料發生破裂，可視為破裂點 (fracture) [5]。

σ = E ∙ ε (2.3)

圖 2-7 定義應變之示意圖

極限強度

在材料的性質中可分為等向性 (isotropic) 與非等向性 (anisotropic) ，所謂等向性是指在材料內部任意方向的性質都保持一樣，若以相同的力從不

型電晶體，如接觸孔蝕刻停止層技術，壓縮應變只會改善 p 型電晶體，如汲極與源極的矽鍺技術。機械應變作用所產生的物理機制變化，可以改善電晶體中的載子遷移率使得驅動電流得到提升，而載子遷移率的改善又能由能帶結構的分佈、有效質量與散射率等參數來做解釋。

表 2-2 應變矽中伸張應變以及壓縮應變對電晶體驅動電流的影響[4]

在未受到應變前的矽材料即呈現無應變 (unstrained)，如圖 2-9所示，導電帶上的六個能谷其為能量簡併 (energy degenerated) ，而價電帶上分為重電洞 (heavy hole, HH) 與輕電洞 (light hole, LH) 其能量亦簡併。如圖 2-10 與圖 2-11，當矽材料受到雙軸應變的伸張應力使晶格往橫向拉扯時，會導致導電帶能帶分裂 (band splitting) ，平面上 (in-of-plane) 的晶格因受到伸張應力而被拉長，相較於 k 空間中k_x方向與k_y方向的能谷 (fourfold degenerate,

△₄) 能帶上升，使得垂直方向 (out-of-plane) 的晶格受到擠壓，相較於 k 空間中k_z方向能谷 (twofold degenerate, △₂) 能帶下降，△₄與△₂的能帶差距變為△_E表示。此時大部分的電子由於分布在能量較低的△₂能谷，故具有較低的有效值量m_t (effective mass)，除此之外又加上能帶分離 (strain induced

band splitting) ，一方面降低能谷間的散射率 (intravalley scattering rate) ，另一方面也降低導電帶的有效狀態密度，使得能谷內的散射率減少，而有效質量與散射率的降低正是促使電子遷移率提升的重要關鍵。而對於價電帶，能帶分離導致輕電洞帶的上升以及重電洞帶的下降，也可以使能谷內的散射率減少，因此改善電洞遷移率[4][6-9]。

圖 2-9 在無應變狀態下之導電帶能谷與價電帶能帶示意圖[4]

圖 2-10 在雙軸應變狀態下之導電帶能谷與價電帶能帶示意圖[4]

圖 2-11 雙軸應變矽之導電帶示意圖[6]

2.3 接觸孔蝕刻停止層 (constact etch stop layer, CESL)

在應變技術中，接觸孔蝕刻停止層 (contact etch stop layer, CESL) 技術是覆蓋一層氮化矽 (SiN) 在電晶體上，以沉積的方式可決定 CESL 薄膜的內應力，若使 CESL 具壓縮應力，則以電漿增強式化學氣相沉積 (plasma enhanced chemical vapor deposition, PECVD) 製程，若使 CESL 具拉伸應力，

則以低壓化學氣相沉積 (low pressure chemical vapor deposition, LPCVD) 製程，藉此對 n 型電晶體與 p 型電晶體之特性作探討[10][11]。

2.3.1 局部應變 (local strain) 技術

在電晶體效能中，由上述得知電子遷移率與電洞遷移率為重要的考量因素，兩載子遷移率之提升，用以增加 NMOS 與 PMOS 之工作效能。隨著元件尺寸的微小化，目前使用外加機械應力 (mechanical stress) 影響電晶體的性能，因此，在電晶體的製程應力技術上，成為有效應用的重要課題。雖然常用的局部應變矽製程技術，如接觸孔蝕刻停止層 (constact etch stop layer, CESL) 、側壁 (spacer) 的應力表現、矽鍺汲極與源極 (SiGe in S/D) 以及淺

塹渠絕緣 (shallow trench isolation, STI) 等製成相關結構。

圖 2-12 電晶體全面應變中受到晶格不匹配原理示意圖[4]

表 2-3 全面應變與局部應變的比較

全面應變局部應變

應變量 ~1% <0.4%

應變技術基板應變:SiGe buffer 製程應變:CESL, spacer, STI, SiGe in S/D

應變方向雙軸應變單軸應變

成本較高較低

2.3.2 接觸孔蝕刻停止層技術

為了使覆蓋之氮化矽具有應力，由表 2-4可以看出，在製程中調整SiH₄、氮氣 (N₂) 等氣體流量比例、電漿功率與沉積壓力，可以得到具有張力或壓力之氮化矽膜[12-15]，由於 CESL 可施予單軸的伸張應力或壓縮應力，其引起機械應力 (mechanical stress) 有效傳遞至電子流動之通道，進而改善電晶體的載子遷移率。如圖 2-13為例，CESL 以具有拉伸應力的示意圖[16]，覆蓋 CESL 初始的內應力向下傳遞，具有內應力的結構會相互影響，如 CESL、

側壁 (spacer) 、STI、閘極、汲極與源極，除了相互拉扯的影響，位於閘極下方的通道也會受到平行於通道長度方向 (channel length direction, x direction) 之拉伸，則 spacer 會受到 CESL 的拉扯使閘極受到壓縮，垂直方向 (gate high direction, y direction) 便產生壓縮應力，電晶體的寬度方向 (channel width direction, z direction) 隨著厚度平面等量的增加，及應變影響較小，又可稱為平面應變 (plane stain)[16]。

表 2-4 在不同比例的氣體流量下所得到的 CESL 應力值[14]

圖 2-13 在電晶體上覆蓋 CESL 拉伸應力之示意圖[16]

若以 CESL 為應力源又分為拉伸應力 (t-CESL) 與壓縮應力 (c-CESL) ，針對 n 型電晶體與 P 型電晶體的表現也有所不同，對於 n 型電晶體而言，具有拉伸應力的 CESL，能對電晶體有較好的性能表現，反之壓縮應力的 CESL 則較差;而對 p 型電晶體而言，則適合用具有壓縮應力的 CESL 有較好的性能表現，反之使用伸張應力的 CESL 則表現較差。在 CESL 製程的厚度與初始應力的大小也會影響通道受力的分佈情形，CESL 層變成為影響電晶體性能的重要關鍵，如圖 2-14所示[16]。

如圖 2-15分別指出電晶體元件之操作性能在三軸應力狀態下的影響;對於 n 型電晶體元件之通道而言，通道長度方向須為拉伸應力，即閘極高度方向須為拉伸應力，而電晶體厚度方向須為壓縮應力，在符合這些條件下所產生的應力，便對於載子遷移率有提升的效果;而對於 p 型電晶體通道而言，

通道長度方向須為壓縮應力，即閘極高度方向須為拉伸應力，而電晶體厚度方向須為拉伸應力，在符合這些條件下所產生的應力，便對於載子遷移率有

提升的效果[12][13]。綜合以上兩點，表 2-5中所呈現在 CESL 為伸張應力時的 n 型電晶體，以及 CESL 為壓縮應力時的 p 型電晶體，所得到的三維應力表現量[16]。

圖 2-14 CESL 厚度與 CESL 應力大小對通道產生應力之示意圖[16]

圖 2-15 在電晶體上覆蓋 CESL 拉伸應力之示意圖[12]

表 2-5 電晶體的三維應力表現[16]

t-CESL stress c-CESL stress MOSFET type n-type silicon p-type silicon Parallel stress (x-direction) 3.1% -7.2%

Vertical stress (z-direction) -5.3% 0.1%

Perpendicular stress (y-direction) 1.7% 6.6%

若 CESL 作用在長通道與短通道的電晶體中，應力傳遞會依據通道長度之不同而產生不同的影響，如圖 2-16 為一具有拉伸應力之 CESL 層影響通道的應力分佈狀況，對短通道而言，通道長度方向之通道會受到拉伸的應變，

而閘極方向之通道受到 CESL 在垂直方向的應力拉伸，進而將此拉伸應力傳遞至通道中，由於結構尺寸較小，受到邊角效應影響顯著，然而在通道較長之結構中，CESL 在其薄膜內含壓縮應力之傳遞對於通道區域產生彎曲應力 (bending stress)，使通道中的另呈現反轉 (inversion) 現象[14][17]。

圖 2-16 CESL 在不同通道長度下對電晶體元件通道之應力分佈狀況[17]

為了更加了解半導體元件通道內的傳遞情形，CESL 層結構又可以分為

圖 2-17 頂部 CESL 層作用在電晶體結構上之示意圖[17]

圖 2-18 側邊 CESL 層作用在電晶體結構上之示意圖[17]

圖 2-19 底部 CESL 層作用在電晶體結構上之示意圖[17]

圖 2-20 不同的應力區域在不同閘極長度中對 X 方向作應力曲線圖[17]

圖 2-21 不同的應力區域在不同閘極長度中對 Y 方向作應力曲線圖[17]

圖 2-22 不同的應力區域在不同閘極長度中對 Z 方向作應力曲線圖[17]

圖 2-23 分別對於頂部 CESL 層、側邊 CESL 層與底部 CESL 層對於通道的

在文檔中 CESL應力層與側壁結構對NMOSFET之應力模擬 (頁 23-0)

第二章 文獻探討