第三章 實驗設計與研究方法
3.2 研究分析流程
3.2.3 模擬方法與步驟
mobilitygain=μstress−μNo stress
μNo stress × 100％ (3.1)
圖 3-10 四分之一結構對稱之結合 CESL 之電晶體模型
Coefficient of thermal expansion (m/m-℃)
Substrate (Silicon)
0.28 162 3.05
S/D (Si)
0.28 162 3.05
STI (SiO2)
0.16 71.7 0.51
3.3 總結
在使用電腦輔助設計軟體中，實驗的可靠度與實現性極為重要，以至於 在設計模型前，必須建立一個理想架構的模擬環境，目的是為了避免不必要 的參數考量以及將誤差變因降至最低。本論文以有限元素軟體 ANSYS 作模 擬分析，其探討結構中的物理特性為主，在合理的材料特性反應中，設計結 構尺寸與元件材料參數，利用溫度差使材料產生應力，藉而分析電晶體元件 中通道區域的特性影響，然而，在理想設計模型與分析模擬之後，往往得到 的結論與原先理論會有所誤差，其中的變因包括許多，如材料參數特性影響、
模型邊界條件的不同、分析區域的邊緣效應、以及軟體操作的疏失…等等，
在多次的參數調整以及設計創新後，最終將得到與原先理論最為符合的分析 結果，最後以趨勢圖形的方式呈現以便理解本論文的研究方向。
第四章 結果與討論
了探討結構之間的關聯性，本文將 CESL 層區分為三個區域作探討，分別為 頂部 CESL 層 (CESL Top) 、側邊 CESL 層 (CESL Lateral) 以及底部 CESL 層 (CESL Bottom) ，如圖 4-3所示。
圖 4-1 覆蓋 CESL 於電晶體元件之二維結構
圖 4-2 電晶體元件之上視圖
圖 4-3 CESL 層區分為三個區塊於電晶體之二維結構
4.1.1 針對三個區塊之 CESL 影響通道應力之模擬分析
由圖 4-3可得知，位於閘極上方之 CESL 區域稱之為頂部 CESL 層，位 於側壁子旁邊之 CESL 區域稱之為側邊 CESL 層，而位於汲極與源極上方之 CESL 區域稱之為底部 CESL 層。本節將針對三個區塊之 CESL 層影響通道 應力之情形，在建立模型上將三種同樣材質結構覆蓋至一 n 型電晶體，且均 具有 1 GPa 的拉伸應力，藉由判斷 CESL 應力源對元件結構的影響情形。
如圖 4-4為覆蓋頂部 CESL 層至電晶體元件之示意圖，分別探討在短通 道與長通道的結構下，應力在通道間分布的情形，模擬閘極長度為 32 nm 至 1000 nm 之間，圖中可發現不論在短通道或是長通道中，頂部 CESL 層所覆
蓋之單位面積均呈現一致，頂部 CESL 層隨著閘極下方之通道區域增長而增
圖 4-11中頂部 CESL 層、側邊 CESL 層以及底部 CESL 層區域均施加 1 GPa 的拉伸應力，左下方之理想表格與右方趨勢圖中可以發現，在短通道時，通 道間之 z 方向應力受到間接效應影響，從實驗模擬中得知，由於頂部 CESL 層與底部 CESL 層均會在短通道時之通道 z 方向發生間接效應影響，其間接 效應由頂部 CESL 層與底部 CESL 層累加性質之互相拉扯，成為整體 CESL 層產生間接效應之主因結構。
圖 4-4 CESL 覆蓋於 MOSFET 頂部之示意圖 (a) 短通道元件 (b) 長通道元 件
圖 4-5 CESL 覆蓋於 MOSFET 頂部之 2D 應力分析及比較
圖 4-6 CESL 覆蓋於 MOSFET 側邊之示意圖 (a) 短通道元件 (b) 長通道元 件
圖 4-7 CESL 覆蓋於 MOSFET 側邊之 2D 應力分析及比較
圖 4-8 CESL 覆蓋於 MOSFET 底部之示意圖 (a) 短通道元件 (b) 長通道元 件
圖 4-9 CESL 覆蓋於 MOSFET 底部之 2D 應力分析及比較
圖 4-10 CESL 覆蓋於 MOSFET 之示意圖
圖 4-11 CESL 覆蓋於 MOSFET 之 2D 應力分析及比較
4.1.2 針對三軸探討影響通道應力之模擬分析
圖 4-12為文獻[17]以三維的模型模擬三個區域的 CESL 層傳遞應力情況，
而為了改善前述間接效應對元件結構的影響，在建立元件模型設定上與本研 究有所不同。文獻假設在分割為三個區域的方式為只建立所需要分析的區塊，
其餘兩區塊將之移除，並以 3D 模擬指出三維方向探討三個區域之 CESL 層 對通道區域影響。
從圖 4-12 中可以得知，在通道區域應力展現之 x 方向以底部 CESL 層 影響最為顯著，從趨勢圖中可看出底部 CESL 層也成為影響 x 方向的主要結 構，而在通道區域應力展現之 y 方向皆得到一致結論，但是在通道區域應力 展現之 z 方向受到嚴重間接效應之影響，文獻[15]便無法在垂直方向中作出 討論。針對以上問題本研究更改研究方法，將建立元件模型設定修正為個別 施加應力源的方式，若是施加其中之一區塊應力時，其餘兩區塊之應力呈現
零應力的狀態，但結構依舊存在，目的是為了探討受到間接效應之影響，觀 察結構間互相拉扯的情況。
如圖 4-13為本研究更改研究方法之模擬，但依照文獻[17]中元件尺寸的 設定，便以 2D 模擬指出三維方向探討三個區域之 CESL 層對通道區域影響，
從中可以得知，在 x 方向指出底部 CESL 層將是影響整體 CESL 層的重要結 構，在 z 方向依舊受到間接效應影響無法分析結果，而此分析為 2D 模擬，
故 y 方向則不予討論，此研究指出在 2D 模擬上同樣受到間接效應影響，便 排除了元件尺寸大小的影響因素。
圖 4-12 文獻利用 3D 實驗以三維方向探討三個區域之 CESL 層對通道區域 影響[17]
圖 4-13 設計 2D 模擬以三維方向探討三個區域之 CESL 層對通道區域影響
由於本研究使用個別施加應力的方式，為了使結構間互相拉扯關係更加 明顯，其保持結構不變，而在本實驗 2D 模擬中雖然無法得到有效的間接效
應改善，但可以發現 2D 模擬使得曲線較為集中，其將平行座標與垂直作標 之邊界範圍調整一致，可使網格劃分更加緊密，若是考量元件寬度因素，也 為了使應力分布狀況更加明顯，本研究將設計 3D 模擬使覆蓋 CESL 層於電 晶體元件，如圖 4-14、圖 4-15以及圖 4-16分別為 CESL 層在三個區塊之 3D 模擬，在頂部 CESL 層與底部 CESL 層之 3D 模擬中可發現，原先在 z 方向 發生之間接效應將被明顯改善，對於側邊 CESL 層並不是影響其通道區域的 主要結構，而最後也將 CESL 層合併，可以看到在各個結構的累加性結果，
能夠大量改善間接效應對通道區域的影響，但是在短通道結構時，依然受到 輕微的間接效應影響，如圖 4-17所示。
最後，為了更清楚的分析 3D 模擬趨勢圖，可將圖 4-13 與圖 4-18 作三 維方向之比較，圖 4-18 中可看出在 z 方向之通道區域將不受到間接效應影 響，其影響此效應的最大因素為適度調整 CESL 層寬度與元件本身寬度，若 將參數調整至較適合之設計，結構間應力互相拉扯情況便可得到最大的平 衡。
圖 4-14 設計 3D 模擬使覆蓋頂部 CESL 層於電晶體元件中理想架設與趨勢
圖之比較
圖 4-15 設計 3D 模擬使覆蓋側邊 CESL 層於電晶體元件中理想架設與趨勢 圖之比較
圖 4-16 設計 3D 模擬使覆蓋底部 CESL 層於電晶體元件中理想架設與趨勢 圖之比較
圖 4-17 設計 3D 模擬使覆蓋合併 CESL 層於電晶體元件中理想架設與趨勢 圖之比較
圖 4-18 設計 3D 模擬以三維方向探討三個區域之 CESL 層對通道區域影響
4.2 在覆蓋 CESL 層下之 spacer 影響
圖 4-19 以 spacer 不為應力源之覆蓋 CESL 拉伸應力於 n 型電晶體
4.2.2 以 spacer 應力源之影響通道應力之模擬分析
若設計 spacer 結構為應力源，接著探討二氧化矽層與氮化矽層之間的比 例對應力傳遞之影響，圖 4-20 為覆蓋 CESL 拉伸應力於 n 型電晶體，如圖 4-20 (a) 為 spacer 為拉生應力源之趨勢圖，而圖 4-20 (b) 為 spacer 為壓縮 應力源之趨勢圖，能明顯發現同樣在二氧化矽層與氮化矽層之間比例為 1:3 時，開始發生應力傳遞上升的趨勢，此比例參數能成為往後設計結構的重要 依據，而不論 spacer 以何種方式之應力源表現，在短通道均能得到較良好的 通道應力，此研究針對 n 型電晶體而言，得知若是 spacer 應力源與 CESL 層 之應力源為同向正應力結構時，在調整元件尺度上之應力分佈能有較集中的 表現。由於近年來元件的微縮成為主要的研究方向，導致在控制元件尺寸同 時也必須維持元件性能，在設計 spacer 結構時，以同向應力結構便成為重要 依據，圖 4-21 為覆蓋 CESL 壓縮應力於 p 型電晶體，能得到與以上實驗一 致之結論。
圖 4-20 以 spacer 為應力源之覆蓋 CESL 拉伸應力於 n 型電晶體 (a) spacer 為拉伸應力源 (b) spacer 為壓縮應力源
圖 4-21 以 spacer 為應力源之覆蓋 CESL 壓縮應力於 p 型電晶體 (a) spacer 為壓縮應力源 (b) spacer 為拉伸應力源
4.3 在覆蓋 CESL 層下之電晶體尺寸影響
4.3.2 電晶體尺寸過大之通道應力反轉模擬分析
由2.3.2 章節中圖 2-16所提出，在電晶體尺寸過大時，對於通道區域間
的應力會發生應力反轉的現象，而本研究針對 spacer 結構並設計以二氧化矽 層與氮化矽層之間比例為 1:3 時之應力源方式，探討其三種情況下之模擬分 析，分別為 spacer 應力源、spacer 應力源加上壓縮之 CESL 應力源以及 spacer 應力源加上拉伸之 CESL 應力源，如圖 4-23 所示。從圖中可發現在通道長 度約為 180 nm 時，通道區域中的應力發生應力反轉，也可從圖 4-24得知，
位於閘極長度 32 nm、180 nm、500 nm 以及 1000 nm 之通道區域應力分佈情 況，發現在通道長度較短時，受到結構之間所產生的邊角校應較為顯著，當 通道長度拉長時，隨著 CESL 結構漸漸遠離通道區域的中心點，通道區域內 產生的反向應力也漸漸大於邊角效應所產生的應力，即產生應力反轉現象。
雖然文獻指出在元件尺度過大時才會發生應力反轉情況，但是針對本論文設 計參數將縮小應力反轉的範圍，此設計針對元件較小之尺寸作分析，面臨大 尺寸之結構較易容易發生應力反轉現象。
圖 4-23 設計 3D 模擬以三維方向探討三個區域之 CESL 層對通道區域影響
圖 4-24 CESL 為-1 GPa 與 spacer 為+ 700 MPa 之通道區域應力分佈情況，通 道長度分別為 32 nm、180 nm、500 nm 以及 1000 nm
4.4 總結
第五章 結論與未來展望
n 型電晶體之實驗，再做出 3D 模擬的分析，能從結果趨勢圖中明顯發現，
向繼續研究，更改 spacer 的結構，以 L 型 spacer 的方式去設計[17]，而閘極 端也能以 notched gate 之結構去模擬[30]，最後在覆蓋 CESL 層的方式，能以 多層結構的方式覆蓋，但總厚度保持不變[31]，進而對物理結構上能找到最 理想化之設計。
參考文獻
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42, No. 10, pp.1822-1830, 1995.
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[4] 林宏年，呂嘉裕，林鴻志，黃調元，局部與全面形變矽通道 (strained Si
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