圖 5.10 實際晶片照相圖
如圖 5.10 所示，為實際的晶片使用高階顯微鏡取相後圖案，此晶片的核心部分在圖 中的黑色曲線處。此 UMC 90nm 為銅製程，在最高層的部分有一層金屬，使照片中較 低層的金屬皆被覆蓋住。
接下來要討論的是晶片量測的部分。此晶片的設計方式較為複雜，如前敘採用了全 客戶式佈局、自製標準元件及標準元件庫之混合設計。通常標準元件庫之佈局檔為保密 不公開資源。很遺憾的此設計在送給晶圓廠前，跟管理員的溝通上出了點差異。導致最 後在標準元件庫的部分，沒有正常的擺放實體佈局進去晶片中，最後使整個鎖相迴路系 統無法正常運作。
第六章 結論
本論文利用鎖相迴路的基本原理，在一個參考時脈週期裡輸出頻率與目標鎖定頻率 差值會透過累積呈現在相位差上，以此為出發點將相位偵測器視為頻率偵測器使用。以 相位的角度偵測頻率其解析度遠高於計數式的頻率偵測器，使得頻率搜尋模式可以將所 有的數位控制碼幾乎設定在目標頻率之上。甚至可以套用在各種快速頻率搜尋演算法 上。利用較小的硬體成本達到相當快的鎖定時間，省去了許多花費在快速鎖定上的硬體 成本。
然而在一個鎖相迴路中，即便擁有低硬體成本的快速鎖定機制，其系統功率消耗也 是很重要的。許多數位控制振盪器在解析度為數個 ps 的情況下，往往需要 10 個位元以 上的頻率控制碼。此處使用的數位控制振盪器架構為低功率的高速震盪電路，僅使用 7 個位元的延遲單元，搭配三角積分調變器即可達到數個 ps 的解析度。在硬體時線的部 份更率先採用硬體描述語言完成數位控制振盪器，透過設計各種大小的三態反相器並且
製作成標準元件。接著根據目標規格的輸出頻率挑選適用的元件，隨時可以透過改變程 式碼去調整輸出頻率與振盪範圍，此舉可大大減少人工佈局時間。
於數位控制電路中也使用硬體描述語言實現，當數位控制電路過於龐大時，手工佈 局的數位電路在時脈同步上往往是大問題。使用邏輯合成與自動繞線佈局軟體可以很輕 易的完成此問題，也節省了許多設計的時間、偵錯時間及欲在功能上做調整的可變性，
更具有製程的可攜性及穩定度。
所提出的電路架構被實現在 UMC 90nm 1P9M standard CMOS 製程，經模擬結果顯 示時脈抖動為 80ps，功率消耗為 2.46mW，輸出頻率為 1.25GHz，並且具有八個相位輸 出，晶片面積為 140 m×110m。
在未來研究方向的部份，此論文所使用的頻率搜尋法為較陽春的二元頻率搜尋方 式，其目的是在驗證高解析度頻率偵測法。於未來的設計中可以在此演算法中加入更好 的防錯機制，或者是比較各種演算法使用此頻率偵測方式找出最佳的方法。在硬體描述 語言上做驗證與創新是方便且迅速的。
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