鎖相迴路會因為環境的影響，帶來許多不可抗拒的雜訊，了解並考量不同的雜訊源 是設計鎖相迴路很重要的一環。傳統的充電幫浦式鎖相迴路，環境的雜訊源主要來自三 個部份: (1) 參考訊號的雜訊；(2) 充電幫浦引起的雜訊；(3) 壓控振盪器之相位雜訊，
其分析方式在各文獻中已有詳細的說明。
在全數位鎖相迴路中，雜訊的來源可以分為兩類: (1) 系統子電路之非理想效應；(2)
REF DCO REF DCO
out TDC TDC
REF DCO REF DCO
n1
REF DCO REF DCO
n2
因此適當的選擇迴路頻寬不只影響鎖相迴路的鎖定速度，還跟雜訊抑制能力有直接 相關，會影響穩態時的相位雜訊大小。如何選擇迴路頻寬將產生折衷 (Trade off) 考量。
此處假設鎖相迴路的鎖定時間已透過快速鎖定演算法解決，僅需考量迴路頻寬與相位雜 訊的關係。選擇較小的迴路頻寬可以降低參考時脈相位雜訊對輸出相位雜訊的影響，但 是會引進更多的數位控制振盪器所帶來的雜訊；反之若選擇較大的迴路頻寬，雖然數位 控制振盪器對輸出相位雜訊影響降低了，但卻又帶來參考時脈雜訊對輸出相位雜訊的影 響。因此迴路頻寬的選擇必頇根據參考時脈相位雜訊的大小、數位控制振盪器的架構調 整，若有乾淨的參考時脈來源則選用較大的迴路頻寬；若使用的振盪器為低相位雜訊的 LC 振盪器，則可以將迴路頻寬盡可能降低，可使得總輸出相位雜訊較小。
3.4.2 全數位鎖相迴路量化雜訊
在鎖相迴路系統中常常將時脈抖動 (Timing jitter) 分成兩類: (1) 既定的抖動 (Deterministic jitter)；(2) 隨機的抖動(Random jitter)。全數位鎖相迴路因解析度不足造成 的量化雜訊，對輸出相位雜訊影響是與頻率無關的白雜訊 (White noise)。又稱為廣域雜 訊 (Wide band noise)，屬於 deterministic jitter (DJ) 的來源，並不會隨著時間累積而變 大。3.4.1 節中所提到的雜訊屬於 random jitter (RJ)，是一常態分佈 (Normal distribution) 函數，時脈抖動量會隨著時間增長。
文獻[6]中提到許多以功率頻譜密度 (Power spectrum density) 的角度，去分析時間 對數位轉換器和數位控制振盪器的量化雜訊，從而在規格上做取捨。若為 Bang-Bang 全 數位鎖相迴路，並無使用時間對數位轉換器。因此 DJ 的主要來源為數位控制振盪器之 解析度不足，根據規格去設計一解析度足夠之數位控制振盪器即可。
3.4.3 考量雜訊之全數位鎖相迴路
以 Bang-Bang 全數位鎖相迴路為例，由於每個參考時脈只能提供數位濾波器領先或 落後的單位元訊號。因此數位濾波器的中正比增益 (Proportional gain)，即直接影響可進 入相位維持模式的輸出頻率誤差初始值。
將數位控制振盪器的量化雜訊視為 DJ，以增益型式表示為KDCO(Hz / Code) ，其他
因素造成的 RJ 視為輸出端頻率的改變量fRJ。以一個參考時脈週期為基準，可將輸出 頻率偏移造成的相位差表示為
0 ref
0
T T
out(t) 0 2 T f dt
(3.21)其中0為進入相位鎖定模式初始相位差， f (KDCOCDCO f ) fRJ Target，以頻率的變 化來分析相位的改變量較為方便。將CDCO分成累積和直接的影響量，對頻率的影響乘 上增益後分別為KDCO和KDCO，這兩個影響在同一個濾波器取樣週期中為固定的。
然而fRJ卻隨著隨機雜訊在連續時間中對輸出頻率的影響，以相對於輸出振盪頻率的頻 率差，使除頻器累積相位差。隨機雜訊造成的頻率差無法確切的估計其大小，將隨機雜 訊視為不同頻帶的干擾，此處先忽略隨機雜訊的影響，則 (3.21) 式中的f可重新定義 為
PE DCO initial lock
f ( ) Φ K f f
(3.22) 在單一取樣週期的頻率改變量定意為 (3.22) 式，把完成鎖頻模式後累積器造成的 初始頻率定義成finitial。則可將單一相位偵測器輸出Φ 對輸出頻率的影響獨立出來，能PE 更直接的看出迴路濾波器的參數對頻率變化的影響，再用 3.3 節的穩定性設計和。