Q D Q D Q D Q D Q
D Q
DCO
Clock Divider
Clock
Retimer D
圖 4.9 具有 Retime 功能的除頻器
如圖 4.9 所示，為非同步除 32 除頻電路。為了降低時脈輸入到輸出端的延遲時間，
加入一個 D 型正反器做為 clock retime，使得此除頻器的延遲時間為緩衝器和一個 D 型 正反器的延遲時間。由於延遲時間和功率消耗為主要考量，加上為了搭配二元頻率搜 尋，因此我們選用具有重置功能 (Reset) 之 TSPC 式 D 型正反器。如圖 4.10 所示，其製 作方式採用全客戶佈局製作完成。然而此系統所使用的相位偵測方式如之前所提及，是 利用選取數位控制振盪器輸出相位來彌補主要延遲路徑時間。選取落後的相位來彌補主 要路徑延遲時間，這會使得計數器少觸發一次。因此我們必頇將此計數器重置在二進制 的 1 而不是 0。則第一個 D 型正反器使用重置到 1 的 TSPC D 型正反器，其電路只要將 圖 4.10 稍做修改即可。
Clk Clk
Clk R
R
Clk D
Q Q
圖 4.10 具有 Reset 功能的 TSPC D 型正反器
4.5 數位控制電路
Digital Filter
BSA
Sign Out
fref
fref
D Q
Loop Register
圖 4.11 數位控制電路方塊圖
如圖 4.11 所示，此數位控制電路包含數位濾波器和二元搜尋電路及使輸出同步的 迴路暫存器。此數位控制電路設計採用 Verilog 硬體描述語言 (Hard describe language) 搭配標準元件庫 (Standard cell library) 完成。使用的設計軟體是 Synopsys 的 Design compiler 做元件合成設計、Cadence 的 SOC encounter 完成自動繞線 (APR, Automatic placement and route)。系統方塊圖中的多工器，在頻率搜尋模式時切換在二元搜尋電路。
完成頻率搜尋後，切換到數位濾波器的路徑執行相位維持模式。多工器輸出端的暫存器 會負責將頻率搜尋模式結果記錄起來，於相位維持模式中當作初始值使用。此處的迴路 暫存器遇得到最小的時脈抖動，最佳質設計為一個取樣延遲，不設計為半個取樣延遲是 因為會導致數位控制電路計算時間不足。
Sign
Z1
Z1 Out
圖 4.12 數位濾波器系統方塊圖
如圖 4.12 所示，為數位濾波器系統方塊圖。原理的分析在第三章已有說明，此處 的直接正比路徑增益 (Proportional path gain) 和累積路徑增益 (Integral path gain)需 考量系統穩定性設計。由於數位控制振盪器的解析度不足，因此加上了三角積分調變電
路增加解析度，具有五位元的輸入。將數位濾波器輸出分為整數和小數部份，小數部份 尋演算法暫存器 (Binary search algorithm，BSA)。如之前所敘述，此處假設參考相位與 除頻相位為絕對對齊。因此我們可以直接將相位偵測器輸出當作頻率偵測器使用，圖 4.14 為其操作過程示意圖。將振盪器初始頻率所對應之控制碼預先設立到移位暫存器 中，初始值 100100 為振盪器中心頻率。移位暫存器位元數決定於數位控制振盪器之位 元數移位，移位暫存器初始值為 10000。於操作流程中，Load 訊號每觸發一次代表進行 一個位元的頻率搜尋。觸發時二元搜尋電路根據 sign bit 得到此時輸出頻率和目標頻率 的比較結果，進而減慢或增快輸出頻率值。如圖 4.14 所示初始為 100100，假設第一次 搜尋得到頻率過慢之結果。則將移位暫存器值加到 BSA 暫存器中加快頻率，類似的步 驟一直到頻率搜尋模式結束。另外許多文獻中關於頻率搜尋機制會加入特殊機制，其目 的是即使搜尋錯誤，也能夠透過其他方式得到正確之結果。
100100
三角積分調變器 (ΔΣ modulation) 在實現非整數頻率合成器 (Fractional-N frequency synthesizer) 被廣泛的使用。全數位的架構具有許多優勢，電路穩定且容易實現，能降 低量化雜訊 (Quantization noise) 且將量化雜訊頻率 (Quantization noise spectrum) 的能