應用於鎖相迴路之高解析度相位頻率偵測法

國 立 交 通 大 學

電控工程研究所

碩 士 論 文

應用於鎖相迴路之高解析度相位頻率偵測法

A High Resolution Method of Phase Frequency

Detection for All Digital Phase-Locked Loop

研 究 生：林群育

指導教授：蘇朝琴 教授

應用於鎖相迴路之高解析度相位頻率偵測法

A High Resolution Method of Phase Frequency

Detection for All Digital Phase-Locked Loop

研 究 生：林群育 Student : Chun-Yu Lin

指導教授：蘇朝琴 教授 Advisor : Chau-Chin Su

國 立 交 通 大 學

電控工程研究所

碩士論文

A Thesis

Submitted to Institute of Electrical Control Engineering College of Electrical Engineering and Computer Science

National Chiao Tung University in partial Fulfillment of the Requirements

for the Degree of Master

in

Electrical Control Engineering June 2011

Hsinchu, Taiwan, Republic of China

中 華 民 國 一 百 年 七 月

應用於鎖相迴路之高解析度相位頻率偵測法

研究生 :林群育 指導教授 : 蘇朝琴 教授

國立交通大學電控工程研究所

摘 要

我們提出一個應用於鎖像迴路之高解析度相位頻率偵測法。在鎖定過程中的頻率搜 尋模式和相位維持模式裡，共用單一的相位偵測器輸出，借此得到相位和頻率資訊。當 頻率搜尋完成，參考訊號的相位和回授訊號的相位之間存在的相位誤差將趨近於零。因 此上述的方法可以降低鎖定迴路的電路複雜度和鎖定時間。

所提出的電路架構被實現在 UMC 90nm 1P9M standard CMOS 製程，經模擬結果顯 示時脈抖動為 80ps，功率消耗為 2.46mW，輸出頻率為 1.25GHz，並且具有八個相位輸 出，晶片面積為 140 m×110m。

A High Resolution Method of Phase Frequency

Detection for All Digital Phase-Locked Loop

Student:

Chun-Yu Lin

Advisor: Chau-Chin Su

Institute of Electrical Control Engineering

National Chiao Tung University

Abstract

We proposed a high resolution phase method of frequency detection for all digital phase locked loop. We use single output of the phase detector to obtain phase and frequency information for both frequency search and phase maintain modes. When the frequency search is finished, the phase error between the reference clock and the feedback clock will approach to zero. So the proposed method can reduce the circuit complexity and locking time of a phase-locked loop system.

The proposed ADPLL is implemented in UMC 90nm 1P9M standard CMOS technology with standard cell. The simulation results show that the output clock has a peak-to-peak jitter of 80ps, the power consumption is 46mW, the output frequency is 1.25GHz, and the chip size is 140 m×110 m.

Keyword: phase-locked loop, all digital phase-locked loop, phase frequency detector, binary search method, sigma-delta modulator

致 謝

首先我要感謝我的指導老師 蘇朝琴教授。三年來不遺餘力的在專業領域上提供建議與 指正，正確的指引在迷失中點燃一盞明燈給我；錯誤的引導更讓我學習分辨什麼是錯誤的。 丟了許多問題給我解決，讓我學習到學習的方法，具有終身自我學習的能力。另外在做人 處事的方面，我更是看到了長者的風範。告訴我們做人上必頇具備的各種素養，以及身為 一個碩士應該給自己人生設定的格局。 接下來要感謝的是一起度過碩士生涯的實驗室同仁。盈杰學長在我需要臨門一腳的時 候提供幫助，讓我得以順利畢業。仁乾學長不辭辛勞的讓我問許多奇怪的問題，滿足學術 上的各種好奇心。煜輝學長在我失意的時候拍拍肩膀跟我說加油。庭佑學長很辛苦的維護 工作站，讓我的研究可以順利進行。當然還要感謝碩士班的同學與學長學弟們，這三年一 起夾帶著許多汗水與淚水一同度過。感謝學長們洲銘、家齊和于昇提供許多經驗。感謝同 學們鈞藝、土豆、博祥、哲瑋、修銘在學業上互相討論及一起玩樂。感謝學弟們璟伊、阿 衝、順煜、澤勝、昶志、嘉哲、承振和耿嘉的陪伴，感謝學妹紅豆和我到處閒晃及聊八卦。 無法想像如果少了你們我的碩班生活會是多麼的乏味。 最後要感謝的是最重要的家人，我的兄弟、爸爸、爺爺、奶奶、及其他的親戚們，在 過程中給我鼓勵。最要感謝的是我的母親，支持我繼續攻讀碩士班，告訴我這個學位只要 我有能力就一定要拿到，無論生活多麼辛苦。然而很難過的她在我碩班的過程中過世了， 最大的遺憾是不能讓母親妳看到我畢業的這天。我的一切都是妳給的，沒有妳就不會有今 天的我。我將這個學位獻給您，我親愛的母親，我會繼續努力讓妳以我為榮。 林群育 2011 夏

目錄

摘 要 ... I

Abstract ... II

致 謝 ... III

目錄 ... IV

表目錄 ... VIII

圖目錄 ... IX

第一章 ... 1

緒論 ... 1

1.1 簡介 ... 1 1.2 研究動機 ... 2 1.3 論文結構 ... 2

第二章 ... 3

鎖相迴路原理與文獻 ... 3

2.1 前言 ... 3 2.2 鎖相迴路基本架構 ... 4 2.3 類比式鎖相迴路 ... 5

2.4 數位式鎖相迴路 ... 7 2.4.1 相位頻率偵測器 ... 8 2.4.2 充電幫浦/迴路濾波器 ... 9 2.4.3 壓控振盪器 ... 10 2.5 全數位鎖相迴路 ... 11 2.5.1 數位式相位偵測器 ... 12 2.5.2 數位控制電路 ... 13 2.5.3 數位控制震盪器 ... 14 2.6 數位式鎖相迴路架構探討 ... 15 2.6.1 含迴路增益控制器之全數位鎖相迴路[1] ... 15 2.6.2 動態調整迴路增益之全數位頻率合成器[2] ... 17 2.6.3 使用頻率預測演算法之全數位鎖相迴路[3] ... 20 2.6.4 文獻探討總結 ... 21 2.7 綜合比較 ... 22

第三章 ... 23

鎖相迴路系統分析 ... 23

3.1 鎖相迴路模型 ... 23 3.2 全數位鎖相迴路線性模型 ... 25 3.2.1 相位對數位轉換器線性模型 ... 25 3.2.2 數位濾波器線性模型 ... 26

3.2.3 線性模型參數定義與分析 ... 27 3.3 非線性全數位鎖相迴路分析 ... 28 3.3.1 非線性全數位鎖相迴路架構 ... 28 3.3.2 非線性全數位鎖相迴路時域分析 ... 29 3.3.3 非線性全數位鎖相迴路穩定度分析 ... 33 3.4 鎖相迴路雜訊影響 ... 34 3.4.1 全數位鎖相迴路環境雜訊 ... 35 3.4.2 全數位鎖相迴路量化雜訊 ... 36 3.4.3 考量雜訊之全數位鎖相迴路 ... 36 3.5 總結 ... 37

第四章 ... 38

應用於鎖相迴路之高解析度相位頻率偵測法 ... 38

4.1 架構簡介 ... 38 4.2 高解析度相位頻率偵測法與鎖定方式 ... 39 4.2.1 二元頻率搜尋法 ... 39 4.2.2 頻率偵測法與鎖定方式 ... 40 4.3 Bang-Bang 相位偵測器 ... 44 4.4 除頻器 ... 46 4.5 數位控制電路 ... 47 4.6 三角積分調變器 ... 49

4.7 數位控制振盪器 ... 52

第五章 ... 60

系統模擬、佈局與量測 ... 60

5.1 製作流程 ... 60 5.2 系統模擬 ... 61 5.2 晶片佈局圖 ... 64 5.3 佈局後模擬 ... 66 5.4 電路規格 ... 68 5.5 性能比較 ... 68 5.6 量測考量 ... 69 5.7 晶片圖與量測結果 ... 71

第六章 ... 72

結論 ... 72

參考文獻 ... 74

表目錄

表 2.1 各式鎖相迴路比較表 ... 22 表 4.1 BBPD 製程飄移下之死區和誤差值 ... 45 表 4.2 加入 ΔΣ 調變器的等效週期變化 ... 52 表 4.3 操作頻率可調整範圍 ... 56 表 4.4 數位控制振盪器細部規格 ... 58 表 5.1 晶片腳位屬性表 ... 66 表 5.2 佈局後模擬之輸出時脈抖動 (Peak-to-peak jitter) ... 67 表 5.3 電路規格表 ... 68 表 5.4 效能比較表 ... 69

圖目錄

圖 2.1 基本鎖相迴路方塊圖 ... 4 圖 2.2 類比式鎖相迴路模型 ... 5 圖 2.3 (a) 理想相位偵測器方塊 (b) 相同頻率輸入之相位誤差 (c) 特性曲線 ... 5 圖 2.4 壓控震盪器特性曲線 ... 6 圖 2.5 充電幫浦式鎖相迴路方塊圖 ... 7 圖 2.6 相位頻率偵測器電路圖與時序圖 ... 8 圖 2.7 (a)相位誤差小於死區輸出波形 (b)死區示意圖 ... 8 圖 2.8 (a) 一階低通濾波器 (b) 二階低通濾波器 (c) 三階低通濾波器 ... 9 圖 2.9 充電幫浦 ... 9 圖 2.10 充電幫浦充放電示意圖 ... 10 圖 2.11 負回授系統 ... 10 圖 2.12 不同觀點之回授系統 (a) 負回授 180 (b) 正回授 0 (c) 正回授 360 ... 11 圖 2.13 全數位鎖相迴路架構圖 ... 11 圖 2.14 (a)基本時間數位轉換器架構圖 (b)時間數位轉換器等效曲線 ... 12 圖 2.15 (a) BBPD 方塊圖 (b) BBPD 輸出入特性曲線圖 ... 13 圖 2.16 由數位類比轉換器和壓控振盪器組合成的數位控制振盪器架構圖 ... 14 圖 2.17 透過電晶體陣列改變電源電壓式數位控制振盪器架構圖 ... 14 圖 2.18 改變驅動能力和輸出負載式數位控制振盪器架構圖 ... 15 圖 2.19 含迴路增益控制器之全數位鎖相迴路架構圖 ... 16 圖 2.20 Bang-Bang PFD 電路方塊圖 ... 16 圖 2.21 動態調整迴路增益之全數位頻率合成器架構圖 ... 17 圖 2.22 高速非同步除頻器[2] ... 18 圖 2.23 鎖定監視器架構圖及鎖定曲線圖[2] ... 19

圖 2.24 頻率預測演算法之全數位鎖相迴路架構圖[3] ... 20 圖 3.1 鎖相迴路線性模型 ... 24 圖 3.2 (a)相位-數位轉換器方塊圖 (b)相位-數位轉換器特性曲線 ... 25 圖 3.3 相位-數位轉換器線性模型 ... 25 圖 3.4 類比濾波器經雙線性轉換為數位濾波器 ... 26 圖 3.5 充電幫補鎖相迴路線性模型方塊圖 ... 27 圖 3.6 全數位鎖相迴路線性模型方塊圖 ... 27 圖 3.7 Bang-Bang 鎖相模式等效系統方塊圖 ... 28 圖 3.8 非線性全數位鎖相迴路時序分析圖 (引用於[2]) ... 29 圖 3.9 Bang-Bang 鎖相迴路輸出頻率模擬圖 ... 31 圖 3.10 Bang-Bang 鎖相迴路相位誤差對時間模擬圖 ... 31

圖 3.11 Bang-Bang 鎖相迴路 phase plane 模擬圖 ... 32

圖 3.12 系統發散的 Bang-Bang 鎖相迴路 phase plane 模擬圖 ... 32

圖 3.13 常數迴路延遲 (D=1) 的 Bang-Bang 鎖相迴路行為 ... 33 圖 3.14 常數數位濾波器增益 (=1、=2) 的 Bang-Bang 鎖相迴路行為 ... 34 圖 3.15 具有雜訊源之鎖相迴路線性模型 ... 35 圖 4.1 全數位鎖相迴路架構圖 ... 39 圖 4.2 二元頻率搜尋法示意圖 ... 39 圖 4.3 全數位鎖相迴路系統方塊圖 ... 40 圖 4.4 雙倍和三倍於參考時脈週期之頻率搜尋模式 ... 41 圖 4.5 相位頻率搜尋法之時序示意圖 ... 42 圖 4.6 多相位輸出示意圖 ... 43 圖 4.7 Bang-Bang 相位偵測器電路圖 ... 44 圖 4.8 BBPD 輸入輸出遲滯曲線圖 ... 45 圖 4.9 具有 Retime 功能的除頻器 ... 46 圖 4.10 具有 Reset 功能的 TSPC D 型正反器 ... 46

圖 4.11 數位控制電路方塊圖 ... 47 圖 4.12 數位濾波器系統方塊圖 ... 47 圖 4.13 二元搜尋電路方塊圖 ... 48 圖 4.14 二元頻率搜尋示意圖 ... 49 圖 4.15 具量化雜訊之一階 ΔΣ 調變器 ... 49 圖 4.16 一階 ΔΣ 調變器數位信號方塊圖 ... 50 圖 4.17 一階 ΔΣ 調變器電路方塊圖 ... 51 圖 4.18 具智能功能之數位控制振盪器方塊圖 ... 52 圖 4.19 延遲元件電路 ... 53 圖 4.20 起始振盪單元及控制邏輯電路 ... 54 圖 4.21 獨器操作電路及示意圖 ... 55 圖 4.22 粗調和微調機制的頻率掃描圖 ... 55 圖 4.23 微調機制振盪週期變化 ... 56 圖 4.24 獨立操作振盪週期變化 ... 57 圖 4.25 控制位元變化時產生間隔示意圖 ... 57 圖 4.26 自製三態反相器佈局圖 ... 59 圖 4.27 數位控制振盪器自動繞線佈局圖 ... 59 圖 5.1 混合訊號 IC 設計流程圖 ... 61 圖 5.2 鎖相迴路系統方塊圖 ... 62 圖 5.3 Verilog RTL level 時序圖 ... 63 圖 5.4 全晶片佈局圖 ... 65 圖 5.6 二元頻率搜尋法頻率收斂曲線圖 ... 66 圖 5.7 佈局後模擬各 Corner 輸出眼圖 ... 67 圖 5.8 汲極開路輸出驅動電路 ... 69 圖 5.9 量測晶片架構圖 ... 70 圖 5.10 實際晶片照相圖 ... 71

第一章

緒論

1.1 簡介

隨著科技不斷的進步，製程不斷的縮小，一個積體電路裡擁有數十億個電晶體是很 常見的。因此在一個晶片裡面都具有一整個系統，系統整合晶片 (System on chip)儼然 變成一個趨勢。當一個系統由許多不同功能電路所組成時，時脈的同步就變成一個很重 要的議題。因此著手研究一個高效能、高速率、高整合性、低功率消耗及低成本的系統 時脈為刻不容緩的。 產生一個穩定的系統時脈，鎖相迴路為必備的電路之一。然而隨著以數位電路來取 代傳統的類比電路之趨勢，近年來開始出現高效能之全數位的鎖相迴路，也由於全數位 式鎖相迴路的出現，創新數位式鎖相迴路的架構掀起了一陣熱潮。

1.2 研究動機

傳統的類比式鎖相迴路往往隨著製程轉移，在重新設計上需要花費許多時間。雖然 類比式鎖相迴路也具有較小的時脈抖動，但是迴路濾波器經常佔用掉非常大的晶片面 積。隨著製程的演進，在有線資料傳輸中全數位式鎖相迴路的效能也可以達成所需的規 格。因此隨著消費者對於可攜式電子產品的訴求不斷提高，以全數位的設計方式來設計 一個體積小、待機時間久且操作速度快的產品慢慢的變成焦點。其中以數位式的迴路濾 波器取代傳統的類比迴路濾波器以降低面積是一個很大的優點。在低功率設計的考量 中，由於總功率包含交流功率 (AC power) 和直流功率(DC power)。雖然降低交流功率 最直接的方式為降低與功率消耗成平方正比的操作電壓，但是一旦操作電壓降低電路的 設計考量變得更為複雜。再者全數位式的鎖相迴路中所使用的數位控制電路理應當以標 準元件庫 (Standard cell library) 製作完成。使用硬體描述語言所設計的數位控制電路比 全客製化的數位電路更具有可攜性。然而目前提供的標準元件庫皆以標準電壓 (Regular voltage) 設計，標準元件庫與低壓元件組合成系統是相當複雜的一件事情。因此提出一 個較好的演算法來降低系統電路複雜度，進而降低晶片面積、功率消耗，是另一個解決 問題的方向。

1.3 論文結構

本論文內容分成六個章節。第一章為緒論，說明全數位鎖相迴路的發展現況，研究 動機，以及論文結構。第二章為鎖相迴路基本原理，介紹各種鎖相迴路電路架構，且分 析幾種全數位鎖相迴路實現方式。第三章介紹鎖相迴路的線性模型，先討論基本架構鎖 相迴路線性模型，接著介紹非線性鎖相迴路穩定性分析，並推導出可實現的非線性所像 迴路，最後分析鎖相迴路的雜訊。第四章為全數位鎖相迴路電路設計的實現。第五章為 系統的模擬以及晶片佈局，包含了系統行為模擬、佈局前模擬、佈局後模擬、規格表、 比較表、量測考量與結果。第六章為結論，討論電路設計結果。

第二章

鎖相迴路原理與文獻

2.1 前言

在開始介紹鎖相迴路基本原理之前，我們先回顧一下鎖相迴路的演進史。鎖相迴路 是在 1932 年由法國人 H. de Bellesize 發明，一直到 1947 年電視機的水平與垂直掃描同 步信號開始使用鎖相迴路，才正式將鎖相迴路應用在產品上。但是礙於當時的半導體製 造技術還沒有到達積體電路的階段，真正開始將鎖相迴路應用在各種需要時脈的電路上 是在 1965 年類比積體電路發展成功才被廣為流傳。隨著製程技術不斷的提升，系統整合 晶片 (System on chip) 的出現，鎖相迴路儼然變成系統中不可或缺的次電路。鎖相迴路 主要有三大功能，其一是用來提供本地振盪的時脈產生器 (Clock generator)，再來是用 於時脈回復的時脈資料回復電路 (Clock data recovery)，最後是用於射頻電路頻率升降與 切換頻道 (Channel) 的頻率合成器 (Frequency synthesizer) 中。

一如常見的控制系統，鎖相迴路電路為一個閉迴路 (Close loop) 控制系統電路。當 我們在設計一個閉迴路電路其各種控制參數就相對的重要。在探討閉迴路電路特性之前 必頇要適當的設計極點 (Pole)、零點 (Zero)、開迴路增益 (Open loop gain)，選擇合適的 迴路頻寬(Loop gain bandwidth)使系統具有足夠的相位邊限 (Phase margin) 達到系統穩 定是很重要的。因此了解不同型式的鎖相迴路是必要的，我們將介紹不同類型的鎖相迴 路特性及優缺點。設計流程為:先使用高階程式語言 (MATLAB、Verilog、C language) 模 擬其行為模式 (Behavior model) 確認其可行性，再進一步選擇電路架構。如何利用等效 的線性模型 (Linear model) 分析全數位鎖相迴路，及其他方式分析非線性系統，常使用 的設計流程將在第三個章節再加以介紹。

2.2 鎖相迴路基本架構

一個基本的鎖相迴路至少包含三個基本電路方塊，相位偵測器 (Phase detector)、迴 路濾波器 (Loop filter)及電壓控制震盪器 (Voltage controlled oscillator)。圖 2.1 為一鎖相 迴路的基本架構 (Basic structure of PLL)。 LF VCO PD Input Signal i u (t) f u (t) d u (t) u (t)o Output Signal 圖 2.1 基本鎖相迴路方塊圖 根據相位偵測器分辨輸出和輸入相位之間的誤差u (t)。迴路濾波器將相位誤差的累d 積轉換成一電壓訊號u (t)，藉此改變壓控振盪器輸出頻率。透過微調振盪器輸出頻率來_f 修正輸出和輸入之間的相位誤差達到相位鎖定。迴路濾波器在此也扮演著低通濾波器的 角色，可以濾除高頻雜訊。

2.3 類比式鎖相迴路

類比式鎖相迴路由基本架構的三個方塊所組成，系統方塊圖如同圖 2.1。我們進一步 分析每個區塊所扮演的數學函數，圖 2.2 為等效的 S 平面系統模型。



e(s) o(s)  Feedback signal Reference input i(s)  Phase Detector



d K vco K s F(s) d d e U (s)K  (s) Loop Filter f d U (s)U F(s) VCO 圖 2.2 類比式鎖相迴路模型 相位偵測器:相位偵測器等效的行為模式為一個具有放大倍率的相位減法器。先將參 考相位與回授相位相減得到相位誤差 (Phase error)，再放大一個增益K 。圖 2.3 為一理_d 想的相位偵測器方塊圖和特性曲線，其行為又類似一個誤差放大器 (Error amplifier)。  t PD div f out v out V out d V K   (a) (b) (c) ref f  圖 2.3 (a) 理想相位偵測器方塊 (b) 相同頻率輸入之相位誤差 (c) 特性曲線 因此在圖 2.2 中相位偵測器等效轉移函數為 U (s)_d K_d_e(s)K [ (s)_d _i  _o(s)] (2.1) 迴路濾波器:在類比式鎖相迴路中，迴路濾波器可以分為主動式或被動式低通濾波 器。其主要功能為提供極零點使系統穩定，並且濾掉高頻雜訊後輸出一直流電壓提供給 壓控震盪器。

ctrl V out f (Hz) out vco ctrl 2 f K V     0 f 圖 2.4 壓控震盪器特性曲線 壓控振盪器:壓控振盪器其輸入電壓與輸出頻率的關係可用圖 2.4 表示。當輸入電壓 為零時，其所對應到的輸出振盪頻率 f 稱為自由振盪 (Free running) 頻率。我們定義一₀ 參數K_vco為輸入電壓轉換為輸出頻率之關係式，根據不同的電路特性K_vco有正負的不 同。圖 2.4 輸入控制電壓上升而輸出頻率上升，我們可以表示為 out 0 vco ctrl f  f K V (2.2) 又相位為頻率的積分 o(t) 2 f dt Kout vco V dtctrl    

_

  

_

(2.3) 取拉式轉換 (Laplace transform) 可得壓控振盪器的轉移函數 vco ctrl o K V (s) (s) s     (2.4) o vco ctrl (s) K V s  _  (2.5) 因此我們可以得知壓控振盪器的行為模式為一具有增益Kvco的相位積分器，於圖 2.2 中 相對應到的轉移函數為 f vco o U (s) K s    (2.6) 以F s( )代表迴路濾波器，類比式鎖相迴路的轉移函數可以整理如下 o d o i d o (s) K K F(s) H(s) (s) s K K F(s)      (2.7)

2.4 數位式鎖相迴路

數位式鎖相迴路 (Digital PLL) 是將類比式鎖相迴路中部分類比電路置換成數位電 路構成。最普遍的數位式鎖相迴路為充電幫浦鎖相迴路 (Charge pump PLL)，包含了相 位頻率偵測器 (Phase frequency detector)、充電幫浦 (Charge pump)、迴路濾波器 (Loop filter)、壓控振盪器 (Voltage control oscillator) 及除頻器 (Frequency divider)。其架構如 圖 2.5 所示

PFD Charge Pump

& Loop Filter VCO

Frequency Divider ref f out f up down div f 圖 2.5 充電幫浦式鎖相迴路方塊圖 充電幫浦式鎖相迴路不像類比式鎖相迴路輸出頻率fout與輸入參考頻率fref相等，加 入了除頻器以後的數位式鎖相迴路具有倍頻的效果。其主要工作原理為將輸入參考頻率 和輸出頻率除頻後的回授頻率f ，利用相位頻率偵測器分辨出頻率和相位的快慢進而產div 生一個上升 (up) 或下降 (down) 的訊號給充電幫浦，充電幫浦提供一順向或逆向電流 對迴路濾波器進行充放電改變其輸出電壓。迴路濾波器的輸出電壓控制壓控振盪器改變 輸出頻率，最後除頻器再將輸出頻率除頻跟輸入參考頻率比較。重複相同的動作以維持 輸入參考訊號和回授訊號的頻率及相位，維持輸入到輸出的倍頻關係。由於加入了數位 電路的部分，使操作時間變成一個離散時間系統 (Discrete time system)。在此時間系統 我們理論上應該要使用 Z 頻域 (Z-domain) 做系統分析，但往往我們會設計迴路頻寬小 於輸入參考訊號數十倍，因此可以近似為連續時間系統。接下來我們將一一描述充電幫 浦式鎖像迴路各個方塊的行為及其等效線性模型。

2.4.1 相位頻率偵測器

如圖 2.6 所示，為一個典型的相位頻率偵測器 (Phase frequency detector)。利用兩個 邊緣觸發式的 D 型正反器將其輸入接到高準位 (Tie high)，加上一個 AND 邏輯閘構成的 全靜態邏輯電路架構。 D Q CLK reset D Q CLK reset up down ref f div f ref f div f up down Δtr 圖 2.6 相位頻率偵測器電路圖與時序圖 當輸入參考信號先到達觸發 up 訊號為 high，再等到回授信號到達觸發 down 訊號為 high 時，AND 邏輯閘輸出為 high 觸發正反器的 reset，up 和 down 的值即清除為 low 等 待下一次的相位比較。up 信號的脈波寬度近似為參考信號領先回授信號的相位差，若是 回授信號先到達則反之亦然。圖 2.6 中的Δtr 為 AND 邏輯閘和正反器 reset 的延遲時間， 當我們考量到相位頻率偵測器的死區 (Dead zone) 時會在 reset 的延遲時間上做改善。

死區定義為當參考信號及回授信號相位誤差極為接近，當Δ小於死區則此次的相位 比較結果即無法反應在輸出相位改變上，使得 up 或 down 的輸出脈波訊號無法產生一完 整脈波開啟充電幫浦如圖 2.7 (a) 所示，其特性曲線如圖 2.7 (b) 所示。

Δ

Δ

Output Pulse Width

Dead Zone (a) (b) up down ref f div f 圖 2.7 (a)相位誤差小於死區輸出波形 (b)死區示意圖

2.4.2 充電幫浦/迴路濾波器

一個鎖相迴路中利用直流增益和極零點位置決定其系統穩定性，利用迴路濾波器增 加系統極零點是最直接的方式。在類比的迴路濾波器可用主動式和被動式低通濾波器實 現，然而被動式濾波器在設計上較為簡單。因此迴路濾波器的實現往往以被動式濾波器 為主，圖 2.8 (a) (b) (c) 分別為一階、二階及三階低通濾波器。 I I I C R1 C1 C2 R1 C1 C2 R2 C3 (a) (b) (c) ctrl

v

v

_ctrl

v

_ctrl 圖 2.8 (a) 一階低通濾波器 (b) 二階低通濾波器 (c) 三階低通濾波器 相位頻率偵測器的輸出數位脈波訊號透過充電幫浦轉為電流訊號，再根據 up 和 down 訊號決定開啟充電或放電的電流源對迴路濾波器衝放電改變控制電壓。傳統充電幫 浦電路架構，包含兩個電流源 (Current source) 以及兩個透過相位頻率偵測輸出訊號控 制的切換開關所組成。圖 2.9 所示為充電幫浦串接上一二階低通濾波器 I R1 C1 C2 up down ctrl

v

圖 2.9 充電幫浦 如圖 2.10 所示，充電幫浦在沒有輸入訊號時不對負載做充放電，維持著固定的輸出 電壓。當輸入 up 或 down 訊號時充電幫浦會對負載充放電，藉由充放電改變輸出電壓以 控制鎖相迴路的震盪頻率。

up down ref f div f ctrl

v

圖 2.10 充電幫浦充放電示意圖 傳統的充電幫浦具有很多非理想效應，會使輸出電壓不穩定影響鎖相迴路效能。例 如輸入脈波訊號寬度不足以使開關導通、電流源不匹配 (Current source mismatch)、開關 電荷注入 (Charge injection) 及負載漏電等問題。需要透過設計不同的電路架構或加入彌 補電路 (Calibration circuit) 改善。

2.4.3 壓控振盪器

壓控振盪器為鎖相迴路中最關鍵的電路元件，就像是鎖相迴路的心臟一樣。有別於 2.3 節討論轉移函數，此處探討振盪器振盪原理及振盪器類型。 簡單的振盪器一般透過電壓形式輸出一週期性信號，不需要額外的輸入訊號也能夠 產生輸出。然而使用閉迴路電路製做振盪器是不可避免的，設計回授放大器使其達到振 盪條件是常見的方式。依據巴克豪森條件 (Barkhausen’s criteria)，一負回授之閉迴路系 統如圖 2.11 所示，若此系統滿足迴路增益大於等於 1 且迴路相移 180，並且滿足 (2.8) 式和 (2.9) 式，則此負回授系統即會產生振盪。 in V

_H(s)

V_out 圖 2.11 負回授系統 0 H( j ) 1 (2.8) 0 H( j ) 180     (2.9)

如圖 2.12 (a) 為一負回授系統產生振盪之相移條件。如果我們詴著用正回授系統製 作振盪器，則依據巴克豪森條件迴路總相移頇為 0或 360，如圖 2.12(b)(c)所示。然而 正回授系統中此條件為必頇但卻不是充分的。簡單來說如果迴路相移為 0或 360時雖 然滿足巴克豪森條件，如果放大器電路產生閂鎖 (Latch) 現象則不會振盪。 180 0 360 (a) (b) (c)

H(s)

H(s)

H(s)

圖 2.12 不同觀點之回授系統 (a) 負回授 180 (b) 正回授 0 (c) 正回授 360 壓控震盪器類型:

振盪器主要分為 LC 振盪器 (LC tank oscillator) 和環型振盪器 (Ring oscillator) 兩個 類型。LC 振盪器最主要的優點為具有較低的相位雜訊，因此為 CMOS RFIC 電路中主要 採用的振盪器架構。由於使用了電感及電容其面積較大的缺點是不可避免的，較小的頻 率調整範圍也是 LC 振盪器缺點之一。環形振盪器較大的可調整頻率範圍及較小的面積 則是主要的優點。但是要得到較好的相位雜訊則需用功率消耗較大的電路架構換取，因 此往往會在應用中選擇適合的振盪器類型。

2.5 全數位鎖相迴路

Digital Phase Detector Digital Controller Digital Control Oscillator Frequency Divider out f Quantity lead / lag ref f div f 圖 2.13 全數位鎖相迴路架構圖

如圖 2.13 所示，一個全數位鎖相迴路中所有的元件皆以數位元件組成。跟傳統鎖相 迴路各個功能對應，電路功能區分成數位相位比較器 (Digital phase detector)、數位控制 器 (Digital control)、數位控制振盪器 (Digital control oscillator) 及除頻器 (Frequency divider)。

2.5.1 數位式相位偵測器

在全數位鎖相迴路中，相位比較器次級也為一操作在固定頻率之數位電路。不像充 電幫浦式鎖相迴路，可以透過相位頻率比較器提供一脈波寬度決定相位差或頻率差的 量，因此數位式相位偵測器必頇提供一數位輸出訊號。數位式相位偵測器可以區分成線 性 (Linear) 相位偵測器和非線性 (Nonlinear) 相位偵測器。 對一個相位頻率偵測器輸出相位誤差脈波寬度做量化 (Quantization)，成為多位元 的數位信號即為一線性相位偵測器。如圖 2.14(a)所示，使用一時間數位轉換器 (Time to digital converter) 做為時脈寬度量化元件是常見的。回授信號透過延遲鍊 (Delay chain) 在不同時間點產生訊號提供給正反器，參考信號在同一個時間使用 D 型正反器取樣，得 到的結果經過轉換可得到二元輸出。其轉移曲線如圖 2.14 (b) 所示，相當於將一個相位 頻率偵測器量化成二進位輸出，輸出長度由取樣的正反器個數決定，若超過可取樣範圍 則以飽和值輸出。然而實際的應用上會在時間數位轉換器的前方，加入相位頻率偵測器 和訊號選擇器使整個時間數位轉換器達到雙邊的效果。 Thermometer to Binary N-bit Binary out

Δ Binary out (a) (b) ref f div f 圖 2.14 (a)基本時間數位轉換器架構圖 (b)時間數位轉換器等效曲線 數位式非線性相位偵測器只分辨參考相位和回授相位的超前與落後，實際上的相位

誤差並不會轉換成等量的輸出值。整個閉迴路系統在相位誤差轉換中為非線性行為，因 此系統會呈現一個非線性鎖相迴路行為。方塊圖與特性曲線圖如圖 2.15 所示，通常稱為 Bang-Bang 相位偵測器 (Bang-Bang phase detector)。然而在所有的相位偵測器當中不可 避免的非理想效應為死區 (Dead-zone)。雖然數位式非線性相位偵測器行為可以使用一個 D 型正反器實現，但是一個 D 型正反器的死區直接被設定時間 (Setup time) 和保持時間 (Hold time) 所決定，往往會針對死區做電路上的改善。 BBPD Sign Sign (a) (b) ref f div f Δ 圖 2.15 (a) BBPD 方塊圖 (b) BBPD 輸出入特性曲線圖

2.5.2 數位控制電路

在此處我們將相位偵測器、除頻電路、數位控制振盪器以外的所有電路架構統稱為 數位控制電路。如前述傳統的鎖相迴路中通常會加入一個一階或二階的迴路濾波器，使 整個鎖相迴路系統呈現一階以上的閉迴路行為。此迴路濾波器實際上為一個低通濾波 器，將每個參考時脈週期得到的相位誤差間接透過轉換成為一個電壓改變量控制壓控震 盪器改變輸出頻率。其穩態行為相當於將相位誤差的平均值轉換成電壓平均值，在全數 位式鎖相迴路中也需要一個等效的區塊實現相同的行為。由於全數位式鎖相迴路使用數 位控制振盪器，其行為等效為將固定的輸入個數取平均做為輸出值。因此往往會直接使 用數位式低通濾波器做為迴路濾波器。 類比式的迴路濾波器輸出為一電壓值，在類比的行為中需由等效時間常數速度充電 到穩態時的目標電壓值。由於改變此時間常數會直接影響到系統迴路頻寬，在鎖定速度 和穩態時脈抖動折衷一直是使用類比式鎖相迴路中最困難的地方。數位式鎖相迴路使用 數位濾波器其輸出為一多位元的數位訊號，使用各種快速鎖定頻率偵測方式，直接改變

此數位訊號為數位式鎖相迴路在鎖定速度上之一大優點。也由於數位式的迴路濾波器要 改變其等效時間常數較為容易，可以藉由許多方式偵測對於參考時脈和系統環境的雜訊 大小，改變此時的迴路頻寬以降低輸出抖動也是全數位鎖相迴路的優點之一。

2.5.3 數位控制震盪器

類比式的鎖相迴路中最重要的元件為壓控振盪器，數位控制振盪器在全數位式鎖相 迴路中也是最重要的元件。數位控制振盪器比較重要的規格為頻率解析度、抗雜訊能力 以及頻率調整範圍。根據不同的應用層面挑選適用的數位控制振盪器及其電路架構，為 鎖相迴路設計中最重要的一環。數位控制振盪器的架構通常可以分成兩種，第一種做法 如圖 2.16 所示，在壓控振盪器的前端加上一個數位類比轉換器 (Digital to analog converter)。此做法可保留壓控振盪器原有的特質，無論是使用環境振盪器或者是 LC 振 盪器架構。但是必頇加上數位類比轉換器將數位碼轉為電壓值，尤其是頻率解析度直接 被數位類比轉換器鎖侷限。對一個熟悉此二電路的類比設計者是較容易製作的方式。 VCO n Digital input Clock output DAC 圖 2.16 由數位類比轉換器和壓控振盪器組合成的數位控制振盪器架構圖 n Digital input Decoder Power supply Controlled Oscillator Clock output MOS resistor array

圖 2.17 透過電晶體陣列改變電源電壓式數位控制振盪器架構圖

架構之振盪器。由於控制振盪頻率的輸入為電源電壓，頇先將數位濾波器輸出的二進碼 透過一系列電路轉換成電壓。如圖 2.17 所示，通常會使用二進碼轉刻度計量碼轉換器 (Binary to thermometer converter) 控制電晶體電阻開關陣列，藉此將數位濾波器輸出二進 碼轉成可控式振盪器輸入電壓以改變振盪頻率。此種做法之解析度決定於轉換電路，振 盪曲線為單調遞增 (Monotonic)，輸出頻率線性度控制較為困難。也可以將轉換電路看 成一偽數位類比轉換器 (Pseudo digital to analog converter)，電阻陣列若換成電流源陣列 則成為電流飢餓式 (Current starving) 數位控制振盪器。 Clock output n Digital input Decoder 圖 2.18 改變驅動能力和輸出負載式數位控制振盪器架構圖 第三種透過改變振盪器驅動能力或是負載以改變振盪頻率，如圖 2.18 所示。此種做 法通常使用在環形振盪器中，只改變驅動能力或只改變負載能力要解決製程變異造成的 頻率振盪範圍通常較為困難。因此往往會將兩種方式一起使用，分為粗調和微調來解決 製程變異問題。也可以加入第二種方式混合起來控制，各種架構的選取主要取決於調整 頻率範圍和消耗功率的考量。

2.6 數位式鎖相迴路架構探討

2.6.1 含迴路增益控制器之全數位鎖相迴路[1]

a.架構特色:

如圖 2.19 所示為 2010 JSSC，此處提出適應型迴路增益控制器 (Adaptive loop gain controller)。搭配特殊 的相位頻率偵測器操作在數倍於參考頻率之上，利用類似對 Bang-Bang PFD oversampling 的方式，在一次相位偵測過程中使用數倍於參考頻率做取

樣。用運算次數換取更好的解析度及自我調整迴路頻寬的功能，取代時間數位轉換器 (Time to digital converter) 偵測頻率和相位誤差。

Bang-Bang PFD Time-to-Digital Converter BBUP,BBDN RUP,RDN Multimodulus Divider Spread Spectrum Profile Generator Fractional Divider Digital Loop Filter Divider Multi-Phase DCO Frequency Search Algorithm Regulator Adaptive Loop Gain Controller FCLK CKV REF OUT M U X Modulator Δ 圖 2.19 含迴路增益控制器之全數位鎖相迴路架構圖

b.運作方式:

如圖 2.20 中在傳統的相位頻率偵測器後方加上仲裁器 (Arbiter) 和 Retimer，將 BBUP 和 BBDN 的訊號以操作頻率 FCLK 為刻度做量化。適應型迴路增益控制器使用串 級的二階 IIR 濾波器，先累計相位頻率偵測器之領先落後訊號。再藉由取平均值乘上量 化輸出的結果，做為一次相位偏移量提供給次級的數位迴路濾波器。其效果可以從兩個 角度去探討，在 pull-in 過程中頻率誤差大使 IIR 濾波器累計之平均值較高。此時迴路頻 寬較高，使頻率收斂速度快。類似時間數位轉換器尚未進入 Bang-Bang 模式之效能；在 lock-in 階段由於 IIR 濾波器平均值會隨著相位誤差下降使得迴路頻寬逐漸變小，利用此 ALGC 達到動態調整迴路頻寬功能。搭配錯位演算法 (False position algorithm) 做頻率搜 尋，可達到快速的鎖定和較佳的穩態輸出抖動值。 PFD Arbiter Retimer Retimer REF CKV DN UP RDN RUP BBDN BBUP Output Latch D Q CLR D Q CLR BBDN DN DN FCLK RDN Edge Detector 圖 2.20 Bang-Bang PFD 電路方塊圖

c.結論:

此處提出全新的相位頻率偵測方式和頻率搜尋法，相對於以數位時間轉換器或傳統 Bang-Bang PFD 當相位誤差偵測功能之兩種方式有較好的鎖定速度與抖動值。但是由於 操作在較高頻率上使得功率消耗也較大。另外文獻中也加入了數位時間轉換器，再使用 多工器切換做比較，乍看之下是有更好的抖動值。但是深一層去觀察此結果，圖 2.19 中 迴路濾波器的正比項係數，其極限為三角積分調變器輸入的最小位元。此架構預設的迴 路濾波器並不是在最小位元上，透過 ALGC 使得穩態時的係數收斂在最小位元以得到較 好的抖動結果。時間數位轉換器的迴路濾波器係數，如果能直接套用三角積分器最小位 元，理論上會有更好的抖動結果。因此文獻中的比較方式並不夠客觀。但值得一提的是 由於相位頻率偵測、ALGC、迴路濾波器皆不是操作在參考頻率，因此要實現展頻時脈 功能 (Spread spectrum clock) 會較為容易。

2.6.2 動態調整迴路增益之全數位頻率合成器[2]

LPM High Speed Counter DFF DFF DFF DFF 1/4 N/4 REF f REF f  E  1  1 0 REF f REF f   DCO

Locking Process Monitor

DIV4 f PAC1 DPD PAC2 OUT REF f =f N Mode + FB  圖 2.21 動態調整迴路增益之全數位頻率合成器架構圖

a.架構特色:

2008 ISSCC 全數位鎖相迴路中，提出一個鎖定監視器，用其觀看鎖相迴路當下的 鎖定情形，再透過改變迴路濾波器的係數進一步控制迴路頻寬。透過此迴路頻寬控制方 式，達到在 pull in 過程具有較高的迴路頻寬使鎖頻時間降低；在 lock in 過程具有較低的

迴路頻寬得到較好的輸出抖動時脈。

b.運作方式:

如圖 2.21 為全數位鎖相迴路架構，提出了以兩個相位累積器搭配減法電路取代相 位頻率偵測器。在每個參考頻率週期會持續累積一定值，再和迴授路徑累積值做相減來 分辨頻率或相位之超前或落後。利用此方式可以有效的解決相位頻率偵測器死區 (Dead zone) 的問題。全數位式鎖相迴路暫態時間如果要得到較小的 pull-in time，往往會藉由 頻率偵測器得知頻率的快慢，再搭配演算法以得到較快的鎖定速度。此架構的數位式相 位頻率偵測器在 pull-in 過程中扮演偵測頻率的角色，但是要將除頻器二進位輸出當做累 積器數值，往往其暫存器設定時間 (Setup time) 是一個問題。考量到同步除頻器每個暫 存器皆操做在鎖相迴路輸出頻率會提高功率消耗，因此使用非同步除頻器是達到低功率 的解決方式。然而非同步除頻器要在同一時間觸發讀取二進位值，則會因為時脈歪斜 (Clock skew) 容易讀取到錯誤的值。因此架構中提出了一補償電路如圖 2.22 所示，透過 預先的估計訊號到達時間 (Arrival time) 設計一個相位取樣電路。在所有的暫存器運算 完成再一次讀取二進位輸出，有效的提供一可靠的高速相位累積器。等鎖頻模式完成後 切換到鎖相模式時，此數位相位頻率偵測器其行為等同 Bang-Bang 相位偵測器。透過將 相位和頻率偵測使用同一個電路的方式，解決了許多鎖相迴路雙迴路 (Dual loop) 架構 中模式切換的問題，也降低了電路複雜度。 圖 2.22 高速非同步除頻器[2]

c.鎖定流程:

鎖定監視架構如圖 2.23 所示，系統初始時為一個鎖頻迴路系統。此模式其原理等 於計數式的頻率偵測器，利用回授路徑累積值_FB和參考頻率累積值_REF相減得到差值 E  。等量於輸出頻率距離鎖定頻率_E個參考頻率值，系統初始時由於頻率誤差還很大 使得_E通常會大於 1。此時直接給定參數於較高且合理的值，使相位誤差對振盪頻率 具有較大的增益達到快速鎖定頻率。當輸出頻率離目標鎖定頻率差距小於一個參考頻率 時，將此時累積的頻率超前或落後值換算成對應的振盪器控制碼，預先設立到迴路濾波 器累積路徑 (Integral path) 中，並切換到鎖相模式。 圖 2.23 鎖定監視器架構圖及鎖定曲線圖[2] 鎖相模式中偵測迴路濾波器輸出值為依據，計算出此時的濾波器參數值進而改變迴 路頻寬。如圖 2.23 所示，使用峰頂偵測器 (Peak hold)、峰谷偵測器 (Bottom hold) 和極 性偵測器 (Gradient polarity detector)，計算後得到此時的濾波器參數。如圖所示迴路濾波 器輸出漣波可以透過參數值逐漸改變而遞減，透過偵測漣波峰頂值跟峰谷值相加除以

二，可以得知目標相位所對應到的迴路濾波器輸出值。然而參數值並不是每個參考時脈 都會有所改變，只有當峰頂值或峰谷值改變時有變化。極性偵測器偵測到相位極性改變 才會更新迴路濾波器參數值，透過不斷的降低迴路頻寬以得到最佳的輸出抖動時脈。

d.結論:

此架構雖然具有良好的相位偵測方式及迴路頻寬控制方式，但使用電路複雜度高的 迴路增益控制機制，在鎖定完成以後皆未再使用。頻率鎖定時相位尚未鎖定，透過等效 1 位元的相位偵測器追相位相當緩慢。改善此二問題為可以進一步探討的部分。

2.6.3 使用頻率預測演算法之全數位鎖相迴路[3]

圖 2.24 頻率預測演算法之全數位鎖相迴路架構圖[3]

a.架構特色:

此文獻在頻率搜尋機制上使用傳統的錯位法 (False position method) 加以延伸。傳統 的錯位法頻率搜尋方式為在不同參考頻率下，分別給數位控制振盪器振盪於最高操作頻 率和最低操作頻率。下一個參考頻率週期利用兩個邊界振盪頻率經過數學運算，內插直 接得到目標鎖定頻率所對應的控制碼，不同的製程偏移也能有相同的效果。但是此方式 使用數學運算做內插，因此數位控制振盪器的線性度 (Linearity) 非常的重要。而且需要 一個鎖定偵測器來判斷是否頻率鎖定，倘若經過一次頻率搜尋步驟尚未鎖定。則依據前 一次的操作碼延伸相同範圍再做一次錯位法，直到鎖定偵測電路 (Lock detector) 判斷鎖

定即切入鎖相模式。

b.運作方式:

如圖 2.24 所示此篇文獻使用三顆數位控制振盪器，兩顆直接給定最高跟最低操作 碼，一顆用在鎖相模式中。透過不共用數位控制振盪器的方式減少頻率搜尋時間。錯位 法頻率搜尋由於最高頻、最低頻和內插計算各需要一個振盪頻率，因此最快可以在三個 參考頻率鎖定。

c.結論:

此架構達到快速鎖定的代價甚大，首先使用三個數位控制振盪器是很浪費的。其中 兩個用來加速錯位法的振盪器，在完成製程偏移偵測後等於是占用著面積。接著此種演 算法需要高複雜度的數位電路，此數位電路占用了可觀的面積與功率消耗。鎖定偵測器 雖然在鎖定後重新調整振盪頻率還會使用到，但是當鎖定不調整頻率時沒有繼續使用 著。鎖定後的效能更只跟鎖相迴路本身的相位偵測器、數位控制振盪器等電路有關。因 此為了達到快速鎖定額外加入的電路成本過高，但是不可否認的是其優點為鎖定時間跟 重新鎖定時間皆很快速。

2.6.4 文獻探討總結

鎖相迴路中為了達到快速鎖定且穩態時的低迴路頻寬，三篇文線中皆提出了解決方 式。[1]當中加入複雜的電路來完成動態頻寬調整，此做法避免了切換迴路模式的問題， 但過於複雜的電路和高度的功率消耗卻是不可避免的。[2]當中也加入偵測電路來改變模 式和迴路頻寬，雙模式鎖定在切入鎖相模式無法保證相位差距造成鎖相時間過久，也同 樣具有電路過於複雜的問題。[3]為了達到快速鎖定不惜用大成本的面積去換取，其穩態 時的效能跟快速鎖定電路皆無關。此論文提出一特殊的偵測方式，不只能準確的判斷頻 率相位誤差，還可以在切入鎖相模式時保證其相位誤差已經很小的範圍之內，大幅降低 了鎖定時間與電路複雜度。

2.7 綜合比較

回顧第二章中所提及的各式鎖相迴路之特性，可以從各角度比較其優缺點。然而鎖 相迴路的設計，固定架構下本身就是一個折衷 (Trade off)。因此沒有絕對的好壞，架構 更是直接主導了功率消耗，此處只比較顯著的部分。 振盪器的架構中直接決定輸出頻率之高低。類比式振盪器具有較高的振盪頻率和連 續的振盪範圍，數位振器輸出頻率則較低且有頻率間隙。就控制振盪頻率的方式，數位 控制比起類比電壓控制具有較好的抗雜訊能力。 迴路濾波器的架構直接決定了鎖定速度和整體面積。傳統式的類比濾波器由於使用 了被動元件，其面積往往占用全晶片的部分。也由於類比電壓控制其操作電壓充電時間 較長，導致鎖定時間往往較長；數位濾波器簡單的架構使得面積劇減，也由於數位控制 可以透過各式快速鎖定演算法達到快速鎖定。 表 2.1 各式鎖相迴路比較表 類比式鎖相迴路 數位式鎖相迴路 全數位鎖相迴路 設計方式 類比 類比數位混合訊號 全數位 抗雜訊能力 低 中 高 功率消耗 大 大 小 面積 大 大 小 輸出頻率 高 高 低 振盪器解析度 高 高 低 鎖定速度 慢 慢 快

第三章

鎖相迴路系統分析

3.1 鎖相迴路模型

鎖相迴路中各個子電路參數對系統特性都有直接或間接的影響，必頇隨著不同的規 格設計相對應的參數，參數若設定不佳可能會使得系統無法收斂。因此將鎖相迴路系統 用數學式加以模型化，可以讓我們根據規格更精確的設計出鎖相迴路系統。另外在全數 位鎖相迴路中，如同 2.5.1 節中所提到的相位偵測器分為線性與非線性兩種。根據相位 偵測器的架構，可以將其分成全數位的線性鎖相迴路和非線性鎖相迴路。 圖 3.1 為常見的充電幫浦式線性鎖相迴路模型圖，在 2.4 節中描述了充電幫浦式鎖 相迴路各個子電路功能。此處我們將子電路化成線性的數學式，其對應的關係如圖 3.1， 其中相位偵測器和充電幫浦的增益合定為K_PFD。

PFD K





PFD CP Loop Filter vco K s Reference signal Feedback signal 1 N VCO div(s)  out(s)  F(s) ref(s)  圖 3.1 鎖相迴路線性模型 根據鎖相迴路的線性模型以及回授定理，可推導出系統的閉迴路轉移函數 (Closed loop transfer function) 如下

P F D V C O P F D V C O ( s ) ( s ) K F ( s ) K s K F ( s ) K s N out ref = 1+    (3.1) 若將濾波器設為一階迴路濾波器，則濾波器的轉移函數可表示為 F ( s )= R +1 sC (3.2) 重新整理鎖相迴路閉迴路轉移函數如下式所示 P F D V C O P F D V C O P F D V C O 2 2 2 K K K K N C N C K K C 2 PFD VCO out ref n n K K (sRC +1) C H(s)= = s + s RC + (sRC +1) = s + δω s + ω   (3.3)

鎖相迴路系統的自然頻率 (Natural frequency) ω 以及阻尼係數 (Damping factor) _n

如下式表示

ω =_n KPFD VCOK

N C , 2 n

RC

3.2 全數位鎖相迴路線性模型

於全數位鎖相迴路中，當我們將系統數位化之後。為了保有線性鎖相迴路的特性進 而套用 3.1 節中慣用的分析，常見的方式為從 S-頻域映射到 Z-頻域。此處使用了離散時 域的相位偵測器和數位式迴路濾波器，因此必頇先定義其 S-頻域模型。

3.2.1 相位對數位轉換器線性模型

PFD TDC Decoder up down D Q Binary out Clk Δ Binary out Δ=1 TDC Δ (a) (b) ref f div f 圖 3.2 (a)相位-數位轉換器方塊圖 (b)相位-數位轉換器特性曲線 如圖 3.2 為將時間數位轉換器、相位頻率偵測器和相位選擇器 (D 型正反器) 組合， 構成之相位對數位轉換器 (Phase to digital converter)。我們知道相位頻率偵測器的轉移

函數為

T / 2

_ref



，時間對數位轉換器可以等效為

1/



_TDC的增益，考慮量化雜訊其整體轉 移函數如圖 3.3 所示。 ref T 2 TDC 1  Δ Binary out Quantization Noise 圖 3.3 相位-數位轉換器線性模型 其輸出入特性對於頻率參數而言只跟參考頻率有關。在固定的參考頻率之下，離 散時間頻域與連續時間頻域的特性不會失真。圖 3.3 中的量化雜訊 (Quantization noise) 主要來自於時間對數位轉換器，其解析度幾乎直接決定了量化雜訊的大小。前提是假設 相位頻率偵測器的死區低於時間對數位轉換器的刻度_TDC。

3.2.2 數位濾波器線性模型

於迴路濾波器的設計中，以一階 RC 濾波器為例，如圖 3.4 所示使用雙線性轉換法 將類比濾波器轉換成數位濾波器。然而一階的數位濾波器之 Z 轉移函數數學式為 1 1 z H(z) 1 z         (3.5) 一階 RC 濾波器在 S-頻域的轉移函數為 1 H(s) = R + sC (3.6) 雙線性轉換式為將 1 1 s 2 1 z s T 1 z      代入 S-頻域中。其中 TS為數位系統中的取樣時間，於鎖 相迴路中通常為參考訊號的週期時間。代入 (3.6) 式可得 -1 S S 1 T T ( +R)+z ( R) 2C 2C H(z) 1 z    (3.7) 比較 (3.5) 式和 (3.7) 式之系數，可得數位濾波器增意參數和。 S S T T =R = 2C C    (3.8) Digital Loop Filter   R C Bilinear transform 1

Z

 ctrl

V

cp

I

IN OUT 圖 3.4 類比濾波器經雙線性轉換為數位濾波器 其等效的行為如同 PI (Proportional-integral) 式的控制器，為直接路徑的增益；為 累積路徑的增益。於線性全數位鎖相迴路中，此二迴路濾波器參數透過系統的開迴路增 益去設計，可以方便的選取迴路頻寬。圖 3.4 中累積路徑透過數位積分器電路呈現其特 性，其特性在 Z-頻域為 1/(1-Z-1 )，若將此積分器映射回 S-頻域則可以趨近於(S+fref)/S。

3.2.3 線性模型參數定義與分析

由於通常對充電幫浦式鎖相迴路設計流程較為熟悉，因此在線性全數位鎖相迴路 中。常見的方式為設計一充電幫浦式鎖相迴路參數，再將其映射到線性全數位鎖相迴路。 CP I 2 VCO 2 K s  F(s) 1 N div(s)  out(s)  ref(s)  圖 3.5 充電幫補鎖相迴路線性模型方塊圖 DCO 2 K s  REF TDC T 2  H(s) 1 N div(s)  out(s)  ref(s)  圖 3.6 全數位鎖相迴路線性模型方塊圖 圖 3.5 和圖 3.6 分別為充電幫浦式鎖相迴路和全數位鎖相迴路之線性方塊圖。假設 濾波器透過雙線性轉換後之特性幾乎相同，我們可以比較出 REF CP VCO DCO TDC T I  , K K  (3.9) 以一階濾波器為例，套用 (3.5) 式可得開迴路轉移函數為 DCO REF z TDC 2 K T 1 s LG(s) 2 s N s          (3.10) 其中零點可以表示為 z fref      (3.11) 因此理論上可以透過設計充電幫浦式鎖相迴路，再相對設計全數位鎖相迴路，詳細 過程可以參考[4]中的分析。

3.3 非線性全數位鎖相迴路分析

當使用只能分辨超前和落後的 Bang-Bang 相位偵測器，即在 2.5.1 節中的圖 2.15 之 特性。輸出不會隨著輸入的相位差大小而有所量化，操作於一個非線性行為。因此鎖相 迴路即成為非線性系統。非線性系統的分析往往較於複雜，常見的方式有兩種: (1) 根據 系統在時域上的行為做時域分析；(2) 將非線性的元件線性逼近再做線性分析，此處以 第一種方式做分析。

3.3.1 非線性全數位鎖相迴路架構

BBPD DCO 1/N   Loop Filter

Divider clock DCO clock

PE Φ Ψ D

Z

 1

Z

 out f ref f 圖 3.7 Bang-Bang 鎖相模式等效系統方塊圖 假設輸出頻率初始值為頻率鎖定模式完成之結果，則如圖 3.7 為一非線性鎖相迴路 在相位鎖定模式的等效系統方塊圖。系統包含了 Bang-Bang 相位偵測器、數位控制振盪 器、數位濾波器和除頻電路。其中 Bang-Bang 相位偵測器比較參考時脈和除頻時脈的相 位差，當參考時脈相位超前除頻時脈相位Φ 輸出-1，反之則_PE Φ 輸出為 1。此系統延用_PE 線性全數位鎖相迴路所使用的 IIR 濾波器，Φ 訊號經過比例路徑和累積路徑，分別乘_PE 上比例增益和累積增益，加上累積器所累積之頻率控制碼輸出為Ψ。插入取樣暫存 器使得振盪器的操作碼得以同步變化，通常使用參考訊號做為數位電路之取樣頻率。數 位控制振盪器和除頻器的角色和線性全數位鎖相迴路相同。

3.3.2 非線性全數位鎖相迴路時域分析

過去傳統的線性鎖相迴路分析，常透過拉式轉換 (Laplace transform) 在 S-頻域分 析，或透過 Z 轉換 (Z-transform) 在離散時域分析其行為。然而此處因為使用了非線性 的 Bang-Bang 相位偵測器，系統會呈現非線性行為導致此方式無法使用。此處引用[2] 和[5]中的分析方式，介紹如何以時域分析非線性鎖相迴路系統。 如圖 3.8 所示為非線性全數位鎖相迴路時序圖，以參考時脈正緣為參考基準。參考 時脈t 和除頻時脈_r t 相位差 td  ，定義為  t tr td。 透過 BBPD 將相位差轉換為二進制值，可表示成 PE sgn( t)    (3.12) 數位控制振盪器可視為一個線性的區塊元件，其輸出振盪頻率可定義為

OUT DCO, free DCO DCO

f f K C (3.13) 其中f_{DCO, free}為數位控制振盪器C_DCO為 0 時的 free running 頻率，KDCO為數位控制振盪器

輸入控制碼對輸出頻率之增益，單位為 Hz/Code。C_DCO為數位濾波器之輸出控制碼。

Reference Clock

Divided Clock

BBPD Output

Integral Path Output

DCO Control Code

PE[k 1]   _PE[k]sgn( t[k]) _PE[k 1] [k 1]   [k]  [k 1] DCO C [k 1] t[k]  t[k 1] DCO C [k 1] DCO PE C [k]  [k]  [k] ref T 圖 3.8 非線性全數位鎖相迴路時序分析圖 (引用於[2])

透過圖 3.7 的系統方塊圖和圖 3.8 的時序分析圖， t 和Ψ為隨著參考時脈動態改 變的變數值，其行為可以描述成下列的非線性對應: REF DCO,free T T t[k 1] t[k] T NT NK [k D] N K sgn( t[k D]) [k 1] [k] sgn( t[k 1])                         (3.14)

其中T_{DCO, free}為振盪器C_DCO等於 0 時之輸出週期，K 為_T CDCO對輸出振盪周期之增益。

接著定義下列的方程式 T t = N K    (3.15)

REF DCO, free 0 T T NT x N K    R  (3.14) 式可以重新定義為較簡便的式子如下 0 R [k 1] [k] x [k D] sgn( [k D]) [k 1] [k] sgn( t[k 1])                        (3.16) 在(3.15)式中除上N K _T是將單位標準化到除頻時脈週期，如此一來即表示成以參 考時脈取樣的量化刻度 (Quantization step)。以量化過後的角度直接觀察參數的變化，量 化後的 在暫態時可表示為相位誤差；穩態時即可表示成時脈抖動 (Timing jitter)。x 表₀ 示為量化過後的參考時脈和成上 N 倍的振盪器 free running 週期之差值，可視為鎖相模 式中參考時脈和除頻時脈相位差的初始值，透過設定x 可以檢視鎖頻模式完成後相位差₀ 對鎖相模式的影響。最後 R 代表為數位濾波器中累積增益和正比增益的比值。如果參考 時脈和除頻時脈相位差的初始值為 0 (x =0)，則(3.16)式可以改寫為 ₀ R [k 1] [k] [k D] sgn( [k D]) [k 1] [k] sgn( t[k 1])            _           (3.17) 將 (3.17) 式套用此篇論文之鎖相迴路參數，使用 MATLAB 軟體驗證，如圖 3.9 所 示為相位鎖定行為模擬圖。假設其輸出頻率初始值接近鎖定頻率，最後會鎖定在一固定 頻率範圍。

圖 3.9 Bang-Bang 鎖相迴路輸出頻率模擬圖 相同的條件下觀察其相位誤差行為模式，如圖 3.10 所示，給定初始值的相位誤差為 零。鎖相迴路系統為了修正圖 3.9 中初始頻率與目標頻率之差，透過 BBPD 提供之二進 制領先落後資訊。在調整相位的同時調整頻率，最後頻率固定在目標頻率範圍擺動。其 相位差如圖 3.10 中穩態所示，其擺動範圍即系統量化後之抖動時脈。 圖 3.10 Bang-Bang 鎖相迴路相位誤差對時間模擬圖

圖 3.11 Bang-Bang 鎖相迴路 phase plane 模擬圖

如圖 3.11 所示為相位平面，觀察相位誤差 和迴路濾波器累積路徑輸出值，放在 同一個座標平面上可以很清楚的檢視其行為模式。圖中可以看出當參數設計得當，在頻 率和相位鎖定完成後會收斂到中心點，在中心點附近擺動範圍即為量化後的時脈抖動 值。如圖 3.12 所示，若濾波器參數設計不當則系統會無法收斂而發散開。

3.3.3 非線性全數位鎖相迴路穩定度分析

接下來探討 Bang-Bang 鎖相迴路關於穩定條件的分析。當使用非線性的 Bang-Bang 相位偵測器，即無法簡單的在頻域中分析穩定條件。因此在[5]中提出以時域和相域分析 其穩定條件，文獻中將穩定條件分成三個區間如下 2 Region1: R 2D -1 2 2 Region2 : R 2D 1 2D -1 2 Region3 : R 2D 1       (3.18) 從 (3.18) 式可以看出穩定性與除頻數 N 及 DCO 解析度無關，與數位濾波器中 R 的比值、及迴路暫存器延遲個數 D 有關。範圍 1 形成一發散系統；範圍 2 為一穩定 但不收斂系統；範圍 3 即為一穩定系統。首先固定迴路延遲 D=1、累積路徑增益 1， 改變正比路徑增益為 0.5、1、4 套入 (3.17) 式。如圖 3.13 所示，三條曲線分別是: (1) 為 0.5 落在範圍 1 之發散系統；(2) 為 1 落在範圍 2 之穩定但不收斂系統；(3) 為 4 落在範圍三之穩定收斂系統。 圖 3.13 常數迴路延遲 (D=1) 的 Bang-Bang 鎖相迴路行為

接下來固定數位濾波器 R 的比值=1、=2，改變迴路延遲 D 為 4、2、1，套入 (3.17) 式。如圖 3.14 所示，三條曲線分別是:(1) D 為 4 落在範圍 1 之發散系統；(2) D 為 1 落 在範圍 2 之穩定但不收斂系統；(3) D 為 4 落在範圍三之穩定收斂系統。 圖 3.14 常數數位濾波器增益 (=1、=2) 的 Bang-Bang 鎖相迴路行為 如圖 3.14 所示，在固定的迴路濾波器增益值下，迴路延遲變大則鎖相迴路容易進入 不穩定；反之迴路延遲越小不只越容易穩定且穩態時之時脈抖動也愈小，因此可得迴路 延遲個數 D 往往選用最小的值。 從圖 3.4 迴路濾波器架構可知，參數、理論上數值越小，可對應到越小的輸出 頻率變化，於穩態時即可得到越小的時脈抖動。然而礙於數位控制振盪器解析度與可控 制位元數之侷限，並非沒有極限，需以最小可操作位元為準。

3.4 鎖相迴路雜訊影響

鎖相迴路會因為環境的影響，帶來許多不可抗拒的雜訊，了解並考量不同的雜訊源 是設計鎖相迴路很重要的一環。傳統的充電幫浦式鎖相迴路，環境的雜訊源主要來自三 個部份: (1) 參考訊號的雜訊；(2) 充電幫浦引起的雜訊；(3) 壓控振盪器之相位雜訊， 其分析方式在各文獻中已有詳細的說明。

在全數位鎖相迴路中，雜訊的來源可以分為兩類: (1) 系統子電路之非理想效應；(2) 環境帶來的雜訊。其中系統的非理想效應來源為: (1) 主要的數位控制振盪器和時間對數 位轉換器的解析度不足所造成的量化雜訊 (Quantization noise)；(2) 次要的相位偵測器 死區及其他。環境的雜訊則主要來自於: (1) 參考時脈的雜訊；(2) 數位控制振盪器造成 的相位雜訊。

3.4.1 全數位鎖相迴路環境雜訊

假設量化雜訊 (Quantization noise) 和環境帶來的雜訊為獨立的。以線性的數位鎖相 迴路為例，先考慮參考時脈雜訊V 和振盪器的相位雜訊_n1 V 如圖 3.15 所示 _n2 2 K_DCO s  2 REF TDC T  H S( ) 1 N n1 V Vn 2 out(s)  ref(s)  div(s)  圖 3.15 具有雜訊源之鎖相迴路線性模型 假設參考時脈雜訊V 和振盪器的相位雜訊_n1 V 之間為獨立雜訊，且鎖相迴路對不同_n2 雜訊接有不同的濾波效果。則不同雜訊源經過不同轉移函數到輸出，貢獻的相位雜訊總 和即為總輸出結果。其不同雜訊源對輸出的轉移函數如下:

REF DCO REF DCO

out TDC TDC

REF DCO REF DCO

n1 TDC TDC T H(s)K T H(s)K (s) s T H(s)K T H(s)K V (s) 1 s s N N  _   _        (3.19) out

REF DCO REF DCO

n2 TDC TDC (s) 1 s T H(s)K T H(s)K V (s) 1 s s N N  _{ }       (3.20) 觀察 (3.19)、(3.20) 式，參考時脈的相位雜訊對輸出相位雜訊為一低通 (Low pass) 函數，頻寬外的高頻雜訊會被此低通特性所抑制；數位控制振盪器產生的相位雜訊對輸 出相位雜訊則為一高通 (High pass) 函數，頻寬內的低頻雜訊會被此高通特性所抑制。

因此適當的選擇迴路頻寬不只影響鎖相迴路的鎖定速度，還跟雜訊抑制能力有直接 相關，會影響穩態時的相位雜訊大小。如何選擇迴路頻寬將產生折衷 (Trade off) 考量。 此處假設鎖相迴路的鎖定時間已透過快速鎖定演算法解決，僅需考量迴路頻寬與相位雜 訊的關係。選擇較小的迴路頻寬可以降低參考時脈相位雜訊對輸出相位雜訊的影響，但 是會引進更多的數位控制振盪器所帶來的雜訊；反之若選擇較大的迴路頻寬，雖然數位 控制振盪器對輸出相位雜訊影響降低了，但卻又帶來參考時脈雜訊對輸出相位雜訊的影 響。因此迴路頻寬的選擇必頇根據參考時脈相位雜訊的大小、數位控制振盪器的架構調 整，若有乾淨的參考時脈來源則選用較大的迴路頻寬；若使用的振盪器為低相位雜訊的 LC 振盪器，則可以將迴路頻寬盡可能降低，可使得總輸出相位雜訊較小。

3.4.2 全數位鎖相迴路量化雜訊

在鎖相迴路系統中常常將時脈抖動 (Timing jitter) 分成兩類: (1) 既定的抖動 (Deterministic jitter)；(2) 隨機的抖動(Random jitter)。全數位鎖相迴路因解析度不足造成 的量化雜訊，對輸出相位雜訊影響是與頻率無關的白雜訊 (White noise)。又稱為廣域雜 訊 (Wide band noise)，屬於 deterministic jitter (DJ) 的來源，並不會隨著時間累積而變 大。3.4.1 節中所提到的雜訊屬於 random jitter (RJ)，是一常態分佈 (Normal distribution) 函數，時脈抖動量會隨著時間增長。

文獻[6]中提到許多以功率頻譜密度 (Power spectrum density) 的角度，去分析時間 對數位轉換器和數位控制振盪器的量化雜訊，從而在規格上做取捨。若為 Bang-Bang 全 數位鎖相迴路，並無使用時間對數位轉換器。因此 DJ 的主要來源為數位控制振盪器之 解析度不足，根據規格去設計一解析度足夠之數位控制振盪器即可。

3.4.3 考量雜訊之全數位鎖相迴路

以 Bang-Bang 全數位鎖相迴路為例，由於每個參考時脈只能提供數位濾波器領先或 落後的單位元訊號。因此數位濾波器的中正比增益 (Proportional gain)，即直接影響可進 入相位維持模式的輸出頻率誤差初始值。 將數位控制振盪器的量化雜訊視為 DJ，以增益型式表示為K_DCO(Hz / Code) ，其他

因素造成的 RJ 視為輸出端頻率的改變量f_RJ。以一個參考時脈週期為基準，可將輸出 頻率偏移造成的相位差表示為 0 ref 0 T T out(t) 0 2 _T f dt      



  (3.21) 其中₀為進入相位鎖定模式初始相位差， f (K_DCOC_DCO f ) f_RJ  _Target，以頻率的變 化來分析相位的改變量較為方便。將C_DCO分成累積和直接的影響量，對頻率的影響乘 上增益後分別為K_DCO和KDCO，這兩個影響在同一個濾波器取樣週期中為固定的。 然而f_RJ卻隨著隨機雜訊在連續時間中對輸出頻率的影響，以相對於輸出振盪頻率的頻 率差，使除頻器累積相位差。隨機雜訊造成的頻率差無法確切的估計其大小，將隨機雜 訊視為不同頻帶的干擾，此處先忽略隨機雜訊的影響，則 (3.21) 式中的f可重新定義 為

PE DCO initial lock

f ( ) Φ K f f          (3.22) 在單一取樣週期的頻率改變量定意為 (3.22) 式，把完成鎖頻模式後累積器造成的 初始頻率定義成f_initial。則可將單一相位偵測器輸出Φ 對輸出頻率的影響獨立出來，能_PE 更直接的看出迴路濾波器的參數對頻率變化的影響，再用 3.3 節的穩定性設計和。

3.5 總結

此章節我們先透過線性模型分析傳統的鎖相迴路，重點在於了解迴路濾波器如何提 供極零點使系統穩定，詳細的分析可以參考文獻。了解迴路濾波器如何設計後，將線性 的時間數位轉換器使用非線性相位偵測器取代，接著利用時序圖分析非線性鎖相迴路， 從而得知如何使系統穩定。鎖相迴路過多的系統參數，往往是設計上最困難的部份。尤 其考量了雜訊之後要更嚴謹，系統參數最佳化和雜訊的預估是最重要的。然而此論文將 提出新穎的快速鎖定方式，使鎖定時間與穩態輸出抖動沒有了折衷的問題，迴路濾波器 參數也因為被數位濾波器規格限制，儘管使用最適當結果，不用考量鎖頻模式收斂性問 題。

第四章

應用於鎖相迴路之高解析度相位頻率偵

測法

4.1 架構簡介

此電路整體架構如圖 4-1 所示，為一非線性全數位鎖相迴路。使用 Bang-Bang 相位 偵測器比較參考時脈和除頻時脈，可分辨頻率差和相位差。數位控制器包含一數位迴路 濾波器、二元搜尋演算法系統、迴路延遲電路和選擇電路。藉由相位偵測器輸出改變數 位控制器輸出值，再改變輸出頻率與維持相位。數位控制器以標準元件 (Standard cell) 搭配硬體描述語言完成。數位控制振盪器具有八個相位輸出，輸出振盪頻率為 1.25GHz， 使用自製標準原件 (Customized cell) 搭配硬體描述語言完成。由於數位控制振盪器解析 度不足，因此加入了五位元的三角積分調變器 (Sigma delta modulator , SDM)。對數位控 制振盪器的 LSB 以輸出振盪頻率執行 running average 控制，藉此增加解析度。除頻電 路為具有 retime 功能之除 32 電路，此全數位鎖相迴路之輸入參考時脈為 39.06MHz。

BBPD DCO

Divider&Retimer

Digital Controller

Divider clock DCO clock

BSA LSB MSB 8   PE Φ Ψ 1

Z

 1

Z

 ref f out f



M u x 圖 4.1 全數位鎖相迴路架構圖

4.2 高解析度相位頻率偵測法與鎖定方式

相較於傳統式鎖相迴路，全數位式鎖相迴路其中一個優點為可以加入快速鎖定機 制。利用特殊的演算法或是動態的改變迴路頻寬，可達到快速鎖定是常見的方式。然而 常見的各種頻率搜尋法常需要頻率偵測器 (Frequency detector)，頻率偵測器常見的架構 為以輸出振盪頻率對一個參考時脈週期做計數。藉由計數值與鎖相迴路的倍頻數 N 比 較，分辯輸出頻率的快慢。其頻率解析度以參考頻率為刻度，頻率偵測器的解析度即直 接決定了頻率搜尋法的可搜尋解析度。因此提出一全新的相位頻率偵測方式，在此處也 以二元搜尋法驗證。

4.2.1 二元頻率搜尋法

1 2 3 4 frequency 圖 4.2 二元頻率搜尋法示意圖