當封裝基板的訊號層上佈局上較具干擾性質的訊號源(如數位訊號的週期訊號 傳輸線)，並穿層經過電源層與接地層間時所帶來的會是怎樣的一種情況。如雜訊大 小為何、於何處的影響最大等等皆是值得探討的問題。以下的實驗便是針對這些問 題所進行的一連串有系統的實驗與證明。延續前一章節(第2章節)的結論，首先設計 佈局因一直在轉態(High/Low transient)而較具干擾雜訊的PCI數位單端週期訊號傳 輸線(PCI Clock)穿層經過電源層與接地層間，如圖3-1與圖3-2所示，圖中白點處即 為單端週期訊號穿層處，同時平均設觀測埠(Port)於整個電源層與接地層間去觀測受 此單端週期訊號穿層時所引發之雜訊影響 [16]，並由高頻構造模擬器(HFSS)建立模 組(Model)並模擬相關的參數，如圖3-3與圖3-4所示。圖3-5為對所設相關觀測埠(Port) 編號之示意圖，圖中Port7~Pot19為平均設於DDR2、Core及PCI 的P/G層間之觀測 埠，Port1~Port2則分別設於PCI數位單端週期訊號之輸入端(第1-2層)與輸出端(第 3-4層)。圖3-6為單端週期訊號穿層(Via)之3維圖形，穿孔尺寸大小列於表(3-1)。
進而引入DDR2數位差動週期訊號傳輸線(DDR2 Differential-Pair Clock)的設計 佈局並且也穿層經過電源層與接地層間，如圖3-7與圖3-8所示，圖中多出的白點處 即為差動週期訊號穿層處，同樣地平均設觀測埠(Port)於整個電源層與接地層間去觀 測受此差動週期訊號穿層時所引發之雜訊影響 [17]，並由高頻構造模擬器(HFSS) 建立模組(Model)並模擬相關的參數，如圖3-9與圖3-10所示。多出的觀測埠Port3以 及Port4分別設於DDR2數位差動週期訊號之負輸入端(第1-2層)與負輸出端(第3-4 層)，同理觀測埠Port5以及Port6為分別設於DDR2數位差動週期訊號之正輸入端(第 1-2層)與正輸出端(第3-4層)如圖3-11所示。圖3-12為差動週期訊號穿層(Via)之3維圖 形，穿孔尺寸大小列於表(3-1)。
圖 3-1：具單端週期訊號傳輸線之接地層面設計
圖 3-2：具單端週期訊號傳輸線之電源層面設計
圖 3-3：具單端週期訊號之 HFSS 模組(正視圖)
圖 3-4：具單端週期訊號之 HFSS 模組(模擬圖)
圖 3-5：具單端週期訊號之相關觀測埠編號示意圖
圖 3-6：單端週期訊號穿孔(Via)之 3 維圖形
圖 3-7：具差動週期訊號傳輸線之接地層面設計
圖 3-8：具差動週期訊號傳輸線之電源層面設計
圖 3-9：具差動週期訊號之 HFSS 模組(正視圖)
圖 3-10：具差動週期訊號之 HFSS 模組(模擬圖)
圖 3-11：具差動週期訊號之相關觀測埠編號示意圖
圖 3-12：差動週期訊號穿孔(Via)之 3 維圖形
表 3-1：穿孔尺寸大小整理表
穿孔所在層面 穿孔墊(via pad)與貫穿孔(via hole)尺寸大小 (單位: um)
P.P Layer 120/60
Core Layer 300/150
3-1、引入單端週期訊號操作之影響
3-1.1、單端週期訊號傳輸線之入射損失
探討單一訊號線被佈局設計於封裝基板的上的傳輸特性。最直接與簡單的方式 之ㄧ即是分析其傳輸線入射損失(Insertion Loss)的大小，並由時域的角度加以驗證 訊號傳輸衰減的情形。圖3-13為單端週期訊號傳輸線之入射損失(Insertion Loss)模 擬結果，由圖3-13中得知單端週期訊號傳輸線於低頻段甚至於到直流(DC)間具有非 常大的入射損失。因為Core Power是完全獨立與隔離(Isolation)於其他的電源，所以 此結果驗證了當訊號線跨越不同的P/G層亦即跨越長狹縫(Gap)時，將會有大量的入 射損失(約略為負的45dB)。
0 1 2 3 4 5
Frequency (GHz) -60
-50 -40 -30 -20 -10 0
S2 1 M a g n it u d e ( d B )
圖 3-13：單端週期訊號傳輸線之入射損失與頻率關係圖
3-1.2、單端週期訊號之傳輸行為
透過時域的訊號傳輸衰減情形，可有效與準確的回頭驗證頻域的模擬。於訊號 端實際引入一週期訊號源，並於訊號終端觀測其接收訊號的結果，即能有效地觀測 出時域訊號傳輸的衰減情形。圖3-18為單端週期訊號大小與時間關係顯示圖，由圖 3-14中之結果可得知單端訊號傳輸線於跨越長狹縫時會有巨大的訊號衰減量，同時
0 2 4 6 8 10 Time (ns)
-1.0
Single-End Clock (Source,V)
0 2 4 6 8 10
Time (ns) -1.0
Single-End Clock (Termial,V)
(a) (b)
0 2 4 6 8 10
Time (ns) -1.0
Si n g le -En d C lo c k ( V)
Source 期訊號傳輸線穿層經過電源層與接地層時，在DDR2 P/G、Core P/G與PCI P/G所引 發之雜訊影響。於圖3-15、圖3-16與圖3-17得知在各組工作頻率點下，離單端週期 訊號傳輸線所穿層之處越遠，則所受穿層雜訊之影響會較小。
0 2 4 6 8 10 Time (ns)
1.60 1.65 1.70 1.75 1.80 1.85 1.90 1.95 2.00
N o is e Vo lt a g e ( V)
Port 7 Port 8 Port 14 Port 16
圖 3-15：單端週期訊號傳輸線穿層時為 DDR2 P/G 所帶來之雜訊
0 2 4 6 8 10
Time (ns) 1.14
1.16 1.18 1.20 1.22 1.24 1.26
N o is e Vo lt a g e ( V)
Port 10 Port 11 Port 12 Port 13
圖 3-16：單端週期訊號傳輸線穿層時為 Core P/G 所帶來之雜訊
0 2 4 6 8 10 Time (ns)
3.27 3.28 3.29 3.30 3.31 3.32 3.33
N o is e Vo lt a g e ( V)
Port 17 Port 19
圖 3-17：單端週期訊號傳輸線穿層時為 PCI P/G 所帶來之雜訊
3-2、引入高速差動週期訊號操作之影響
3-2.1、差動週期訊號傳輸線之入射損失
探討差動訊號線被佈局設計於封裝基板的上的傳輸特性。同樣地，分析其傳輸 線入射損失(Insertion Loss)的大小則為直接、簡單的方式之ㄧ，並由時域的角度加 以驗證訊號傳輸衰減的情形。圖3-18以及圖3-19分別為正、負端差動週期訊號傳輸 線之入射損失(Insertion Loss)模擬結果，由圖3-18以及圖3-19中得知差動週期訊號 傳輸線於低頻段甚至於到直流(DC)間同樣具有非常大的入射損失。同樣因為Core Power是完全獨立與隔離(Isolation)於其他的電源，所以此結果驗證了當訊號線跨越 不同的P/G層亦即跨越長狹縫(Gap)時，將會有大量的入射損失(約略為負的55dB)。
0 1 2 3 4 5 Frequency (GHz)
-60 -50 -40 -30 -20 -10 0
S2 1 M a g n it u d e ( d B )
圖 3-18：正端差動週期訊號傳輸線之入射損失與頻率關係圖
0 1 2 3 4 5
Frequency (GHz) -60
-50 -40 -30 -20 -10 0
S2 1 M a g n it u d e ( d B )
圖 3-19：負端差動週期訊號傳輸線之入射損失與頻率關係圖
3-2.2、差動週期訊號之傳輸行為
Time (ns) -0.5
Differential-Pair Clock (Source,V)
0 2 4 6 8 10
Time (ns) -0.5
Differential-Pair Clock (Terminal,V)
(a) (b)
0 2 4 6 8 10
Time (ns) -0.5
D if fe re n ti a l- Pa ir C lo c k ( V)
Source Terminal
(c)
圖3-20：差動週期訊號大小與時間關係顯示圖
(a)訊號來源端 (b)訊號終端 (c)比較訊號來源端與訊號終端
3-2.3、差動週期訊號穿層所引發之雜訊
當差動週期訊號傳輸並穿層經過電源層與接地層時也將會有輻射雜訊的產生，
只是雜訊大小的不同，於是探討各觀測埠受此雜訊大小的影響，同樣地可得知整個 P/G間各處受此雜訊影響的程度，進而得知何處是最容易受干擾點。圖3-21、圖3-22 與圖3-23分別說明了差動週期訊號傳輸線穿層經過電源層與接地層時，在DDR2 P/G、Core P/G與PCI P/G所引發之雜訊影響。於圖3-21、圖3-22與圖3-23得知在各 組工作頻率點下，離差動週期訊號傳輸線所穿層之處越遠，則所受穿層雜訊之影響 會較小。
0 2 4 6 8 10
Time (ns) 1.795
1.797 1.799 1.801 1.803 1.805
N o is e Vo lt a g e ( V)
Port 7 Port 8 Port 14 Port 16
圖3-21：差動週期訊號傳輸線穿層時為DDR2 P/G所帶來之雜訊
0 2 4 6 8 10 Time (ns)
1.1980 1.1985 1.1990 1.1995 1.2000 1.2005 1.2010 1.2015 1.2020
N o is e Vo lt a g e ( V)
Port 10 Port 11 Port 12 Port 13
圖3-22：差動週期訊號傳輸線穿層時為Core P/G所帶來之雜訊
0 2 4 6 8 10
Time (ns) 3.2994
3.2996 3.2998 3.3000 3.3002 3.3004 3.3006
N o is e Vo lt a g e ( V)
Port 17 Port 19
圖3-23：差動週期訊號傳輸線穿層時為PCI P/G所帶來之雜訊
至此，由以上之模擬分析與比較，可以得知各組P/G層面受穿層訊號所影響之 雜訊大小，並整理於表(3-2)中。由表中結果可得知穿層訊號所引起之雜訊是以穿孔 所在處之P/G所受影響為最嚴重。單端訊號傳輸比差動訊號傳輸更具雜訊的干擾。然 而Core Power(Core 1.2V/GND_Core)與穿層訊號所在處之電源是以75um的狹縫 (Gap)完全隔離，因此所受之雜訊是以本身訊號源為主或是穿層訊號為主，於是分別
將單端週期訊號由Core P/G的Port1以及由DDR2 P/G的Port8引入，觀測雜訊於Core P/G上所有觀測阜(Port10、Port11、Port12、Port13)之變化並觀察其大小差異。得 知所受之雜訊雖受穿層訊號的影響但以本身訊號源所產生之干擾雜訊為主，如圖 3-24與圖3-25所示。
0 2 4 6 8 10
Time (ns) 1.14
N o is e Vo lt a g e ( V)
Port 10 Port 11 Port 12 Port 13
圖3-24：單端週期訊號由Core P/G的port1引入所引起之雜訊
0 2 4 6 8 10
Time (ns) 1.06
N o is e Vo lt a g e ( V)
Port 10 Port 11 Port 12 Port 13
圖3-25：單端週期訊號由DDR2 P/G的port8引入所引起之雜訊
表 3-2：各組 P/G 受穿層訊號所影響之雜訊大小整理表
3-3、比較單端訊號傳輸與差動訊號傳輸
由於單端訊號傳輸線與差動訊號傳輸線在頻域的行為分析，所得到的結果是具 一至性，但在時域的模擬分析卻是有所不同。是故由章節3-1、3-2中的模擬中分析 得知，差動訊號傳輸優於單端訊號傳輸，亦即差動訊號傳輸比單端訊號傳輸具有較 小的雜訊產生與較小的訊號傳輸衰減量。表(3-3)為差動傳輸訊號與單端傳輸訊號經 DDR2 P/G層時所產生的雜訊大小比較表。因此當傳輸訊號跨越長狹縫(Gap)時之設 計盡量以差動訊號傳輸線佈局取代單端訊號傳輸設計，如圖3-26與圖3-27示意圖 [18][19]。
表 3-3：差動訊號與單端訊號傳輸產生雜訊大小比較表
傳輸介面 觀測埠(Port) 受單端訊號所引起(mV) 受差動訊號所引起(mV)
7 175 8
8 204 6
14 149 4
DDR2
16 152 4
10 85 1.3
11 93 1.6
12 97 1.8
Core
13 90 1.5
17 42 0.85
PCI
19 50 0.85
訊號傳輸佈局方式 雜訊大小(mV)
單端訊號傳輸 4mV~8mV
差動訊號傳輸 152mV~204mV
圖 3-26：單端訊號傳輸線佈局示意圖
圖 3-27：差動訊號傳輸線佈局示意圖
3-4、P/G 穿層雜訊對高頻段(寬頻)與低頻段(窄頻)之影響
3-4.1、距 P/G 穿層點處之近處埠與遠處埠之入射損失
以頻域的角度來分析訊號傳輸線穿層於P/G點相對於最近之觀測埠與最遠之觀 測埠之入射損失，藉由頻率-入射損失的關係得以了解各觀測埠相對於訊號傳輸線穿 層處的不同影響。於是實驗模擬中便以距離單端週期訊號傳輸線穿層於DDR2 P/G 間最近之觀測埠Port8為基準，去觀測距離觀測埠Port8之最近處Port7(Near Port)與 最遠處Port14(Far Port)之入射損失(Insertion Loss)，由圖3-28模擬結果得知入射損 失不見得只單與觀測埠Port8的遠近有關，更須注意入射損失頻率變化的關係。同時 由圖3-28得知入射損失於頻率約1.6GHz及4~5GHz間，其近埠(Near Port)皆遠大於
0 1 2 3 4 5 Frequency (GHz)
-30 -25 -20 -15 -10 -5 0
S2 1 M a g n it u d e ( d B )
Port8-Port7 Port8-Port14
圖 3-28：距觀測埠 Port8 之最近處與最遠處之入射損失與頻率關係圖
3-4.2、相對於頻域分析(F-Domain)之時域(T-Domain)驗證
透過時域的雜訊訊號分佈之情形，可有效與準確的反覆驗證頻域的模擬。藉以 得知相對於某一頻段中其遠端的觀測埠所受雜訊影響的程度反而高於較進端的觀測 埠。由章節3-4.1得知入射損失於頻率約1.6GHz及4~5GHz間，其近埠(Near Port)皆 遠大於遠埠(Far Port)，於是設計並引入一更高頻的單端週期訊號(電壓大小為3.3V, 工作頻率為1.6GHz, 工作週期為625ps, 上升與下降時間取百分之十為62.5ps)，觀 測雜訊於時域(T-Domain)之變化，由此可驗證章節3-4.1之結果。圖3-29為所設計之 時域模擬電路圖，圖3-30為其模擬結果，並由圖3-21可驗證得知於時域中，距離觀 測埠Port8之最近處Port7(Near Port)的雜訊大小是大於最遠處Port14(Far Port)。
L1a
Period=625 psec Width=250 psec Fall=62.5 psec Rise=62.5 psec Edge=linear Delay=0 nsec Vhigh=3.3 V Vlow=0 V t R=100 Ohm R1
R=50 Ohm Tran
Tran1 MaxTimeStep=0.1 nsec StopTime=20 nsec
TRANSIENT
VtPulse SRC5
Period=3000 psec Width=1200 psec Fall=300 psec Rise=300 psec Edge=linear Delay=0 nsec Vhigh=1.8 V Vlow=0 V t
V_DC SRC3 Vdc=3.3 V V_DC
SRC2 Vdc=1.8 V V_DC
SRC1 Vdc=1.2 V S13P
Time (ns) 0.5
N o is e Vo lt a g e ( V)
Port 14 Port 8
3-4.3、距 P/G 穿層點處之近處埠與遠處埠之目標阻抗(Target Impedance)
再次以頻域的角度來分析訊號傳輸線穿層於P/G點相對於最近之觀測埠與最遠 之觀測埠之目標阻抗(Target Impedance)，藉由頻率-目標阻抗的關係得以了解各觀 測埠相對於訊號傳輸線穿層處的不同影響。於是實驗模擬中便延續章節3-4.1及章節 3-4.2 的 結 果 ， 可 觀 測 其 目 標 阻 抗 (Target Impedance, Z ) 在 頻 率 約 1.6GHz 及T 4~5GHz間之的變化來重覆驗證其入射損失與時域模擬的結果 [21]。由圖3-31中之 模 擬 結 果 得 知 於 頻 段 約 為 1.6GHz 時 之 阻 抗 大 小 ， 距 離 觀 測 埠 Port8 之 最 近 處
再次以頻域的角度來分析訊號傳輸線穿層於P/G點相對於最近之觀測埠與最遠 之觀測埠之目標阻抗(Target Impedance)，藉由頻率-目標阻抗的關係得以了解各觀 測埠相對於訊號傳輸線穿層處的不同影響。於是實驗模擬中便延續章節3-4.1及章節 3-4.2 的 結 果 ， 可 觀 測 其 目 標 阻 抗 (Target Impedance, Z ) 在 頻 率 約 1.6GHz 及T 4~5GHz間之的變化來重覆驗證其入射損失與時域模擬的結果 [21]。由圖3-31中之 模 擬 結 果 得 知 於 頻 段 約 為 1.6GHz 時 之 阻 抗 大 小 ， 距 離 觀 測 埠 Port8 之 最 近 處