2-1、電子構裝基板架構介紹
2-1.1、封裝結構介紹
構裝技術是半導體工業IC後段製程重要的一部份，電子構裝技術的目的 在賦予IC元件一套組織架構，使IC能發揮穩定的功能，於是電子構裝必須達到 以下四種的基本功用:
(1)提供承載與結構保護的功能，致使電路得以受到保護。
(2)確保訊號能正確無誤的傳送，避免影響系統的正常運作。
(3)提供電力傳送的路徑，確保能量的傳送。
(4)提供散熱的路徑。
目 前 晶 片 (IC)與 構 裝 基 板(Package Substrate)接 合 的 方 式 主 要 有 三 種 方 式 : 捲 帶 式 自 動 接 合 (Tape Automated Bonding, TAB) 、 打 線 接 合 (Wire Bonding, WB)以及覆晶接合(Flip Chip, FC)。又針對IC元件的封裝型態與電路 板結合的方式可以分類為傳統式的引腳插入型(Pin Techrough Hole, PTH)、表 面黏著型(Surface Mount Technology, SMT)與不同於傳統式的球柵陣列封裝 (Ball Grid Array, BGA)等封裝種類。然而以構裝演進與市場接受度來看，在技 術 層 面 與 成 本 雙 重 考 量 下 ， 中 高 階 構 裝 是 以 覆 晶 接 合 (FC)與 球 柵 陣 列 封 裝 (BGA)結合的覆晶球柵陣列封裝(Flip-Chip Ball Grid Array, FC BGA)結構為主，
其優點是結合了覆晶接合技術的高介面腳數(I/O埠)、最短連接長度、低訊號 衰減、最佳電器等特性與球柵陣列封裝封裝技術的穩定製程。
本實驗即以覆晶接合(FC)與球柵陣列封裝(BGA)結合的覆晶球柵陣列封裝 (FC BGA)結 構 為 主 。 圖 2-1為 一 覆 晶 球柵陣列封裝結 構 與 基 板 層 數 分 佈 示 意 圖，此種結構具有尺寸小、電性佳、散熱佳及高功能等優點。表(2-1)為此應用封裝 結 構 實 際 尺 寸 大 小 整 理 表 。 此覆 晶 球柵陣列封裝結 構 相 關 的 基 板 剖 面 (cross section)參數值皆列於表 (2-2)中。由圖 2-1中得知此為一四層板的設計架構，
且為達到電性的最佳化採取第一、四層為訊號層、第二、三層為接地層(Ground
(a)
(b)
圖2-1：覆晶球柵陣列封裝結構與基板層數分佈示意圖 (a) 覆晶球柵陣列封裝結構 (b) 4-Layers基板層數分佈
表 2-1：封裝結構實際尺寸大小整理表
基板架構 Laminate 1+2+1 Layers 基板尺寸大小 HFC BGA 27 x 27 mm
基板尺寸厚度 1.0 mm
IC 尺寸大小 7857.16 x 5390.64 um
表 2-2：基板剖面參數值
2-1.2、基板架構之電源層與接地層設計與介紹
一般基板架構會是由4層板組成，而且基於較優的電信需求會將外層設計成訊號 層(Signal Layer)以及將核心層(Core Layer)設計成電源層(P/G Layers)。由圖2-1及 表2-1、表2-2中，在未有任何傳輸訊號線被佈局以及穿層經過電源層與接地層間前，
於P/G層間設計3組直流供應電源，分別為1.8伏特的第二代雙倍資料率同步動態隨機 存取記憶體介面(Double-Data-Rate Two Synchronous Dynamic Random Access Memory, DDR2 SDRAM)、3.3伏特的週邊設備連接匯流排(Peripheral Component Interconnect, PCI)以及IC本身的核心電壓1.2伏特 [13]。如圖2-2及圖2-3所示。其中 DDR2 SDRAM的電源分別是由第2層的GND與第3層的DDRII 1.8V組成、PCI的電源 分別是由第2層的GND與第3層的PCI 3.3V組成與Core的電源分別是由第2層的 GND_Core與第3層的Core 1.2V組成，並且各組電源面與電源面間或是接地面與接 地面間的長狹縫(Gap)寬度大小皆為75um，各組傳輸介面的相關電壓大小與工作頻 率整理於表2-3中。
Package Substrate
Material Type
Thickness (mm)
Conductivity (mho/mm)
Dielectric Constant
Loss Tangent
Solder Mask AUS703 25 0 3.9 0.015
Layer 1 COPPER 10 5800000 3.9 0.015
P.P GX3 35 0 3.4 0.015
Layer 2 COPPER 10 5800000 3.4 0.015
Core Layer E679FGBR 800 0 3.8 0.015
Layer 3 COPPER 10 5800000 3.4 0.015
P.P GX3 35 0 3.4 0.015
Layer 4 COPPER 10 5800000 3.9 0.015
Solder Mask AUS703 25 0 3.9 0.015
Total Thickness N/A 1000 N/A N/A N/A
圖 2-2：未佈局傳輸訊號線之接地層面設計
圖 2-3：未佈局傳輸訊號線之電源層面設計 表 2-3：相關介面之電壓大小與工作頻率整理表
傳輸介面 電源名稱 電壓大小(V) 工作頻率(MHz)
DDR2 DDRII 1.8V/ GND 1.8 333 Core Core 1.2V/ GND_Core 1.2 800 PCI PCI 3.3V/ GND 3.3 133
2-1.3、觀測電源層與接地層間之共振特性
電源層與接地層兩平行板間會型成平行板波導管，會有自然共振與波傳播的現 象以及問題。於是於實際封裝基板中的電源層與接地層之平行板間，透過基板模組 的建立與電路模擬軟體的輔助，能有效地探討出自然共振的特性與雜訊傳播的大 小。於是在未有任何傳輸線穿層經過電源層與接地層間時，平均設觀測埠(Port)於整 個電源層與接地層間並觀測各觀測埠的特性，並由高頻構造模擬器(HFSS)建立模組 (Model)並模擬相關的參數，如圖2-4與圖2-5所示。圖2-6為對所設相關觀測埠(Port) 編號之示意圖，圖中Port7~Pot19為平均設於DDR2、Core及PCI 的P/G層間之觀測 埠，圖2-7~2-9則是使用先進設計系統(ADS)電路模擬器分別對Port7~Port19所模擬 之反射損失(Return Loss)比對結果，由圖中得知當P/G所設計之層面越小則反射損失 一相對較小且共振點相分步於較高頻段 [14][15]。
圖2-4：未佈局傳輸訊號線之HFSS模組(正視圖)
圖2-5：未佈局傳輸訊號線之HFSS模組(模擬圖)
圖 2-6：未佈局傳輸訊號線之相關觀測埠編號示意圖
0 2 4 6 8 10 Frequency (GHz)
-40 -35 -30 -25 -20 -15 -10 -5 0
1 1 M a g n it u d e ( d B )
Port 7 Port 8 Port 14 Port 15 Port 16
圖 2-7：DDR2 P/G 層面之反射損失與頻率關係圖
0 2 4 6 8 10
Frequency (GHz) -40
-35 -30 -25 -20 -15 -10 -5 0
S1 1 M a g n it u d e ( d B )
Port 9 Port 10 Port 11 Port 12 Port 13
圖 2-8：Core P/G 層面之反射損失與頻率關係圖
0 2 4 6 8 10 Frequency (GHz)
-40 -35 -30 -25 -20 -15 -10 -5 0
S1 1 M a g n it u d e ( d B )
Port 17 Port 18 Port 19
圖 2-9：PCI P/G 層面之反射損失與頻率關係圖
2-2、解耦合電容之特性
2-2.1、理想電容
板面上密集相鄰線路之間，由於磁場與電場交互作用的關係，一旦出現訊號傳 輸時，彼此之間將會出現感應與干擾。於是設計者為了避免耦合效應所帶來的雜訊，
在訊號線與接地層之間並聯較低的電容器(容值約為nF~pF等級)的旁路電容，如此可 將使訊號中較高頻率之振盪波雜訊，以暫存方式將其能量予以吸收，而使得所傳送 訊號之波形更為完整。此外通常亦會加裝較大的電容器(容值約為uF等級)的在電源 供應器附近，提供一種穩定電壓的作用，可對電源層或其他高頻用小型電容器，進 行能量上的補充，使全板面各地區的工作電壓更為一致與穩定。圖2-10與圖2-11為 單一理想電容之等效電路圖與其等效模擬電路圖，使用先進設計系統(ADS)電路模擬 器，針對電容值1uF、0.1uF以及0.01uF等不同容值進行分析與模擬，圖2-12為單一 理想電容之阻抗特性與頻率關係圖，由圖2-12得知電容值(C)越大則其相對的阻抗則 越小，並且可由公式(2.1)證明之。式中 f 為頻率大小(單位赫之Hz)、X 為電容相對c 應於頻段的容抗(單位歐姆Ω )。
1 ( )
X =
π
Ω ···(2.1)C
Z=50 Ohm Num=2 Z=50 Ohm Num=3C C1
C=0.01 uF Term
Term1 Z=50 Ohm Num=1 S_Param
SP1
Step=0.0001 GHz Stop=1 GHz Start=0.001 GHz
S-PARAMETERS
圖 2-11：單顆理想電容之等效模擬電路圖
1 10 100 1000
Frequency (MHz) 0.0001
2-2.2、非理想電容器之等效串聯電阻(ESR)與等效串聯電感(ESL)
電容器在實際應用時會有寄生電阻(Equivalent Series Resistance, ESR)與寄 生電感(Equivalent Series Inductance, ESL)的產生，如圖2-13所示為單一非理想電 容器之等效電路，其等效電路為一RLC串聯諧振電路，表示電容阻抗的頻率響應曲 線不再只是單純的與頻率成反比的關係，而是為一個具有零點(Zero)之頻率響應曲 線，如圖2-14所示。圖2-15則為非理想電容之等效模擬電路圖。
非理想電容器的電容阻抗與頻率之響應曲線，非理想電容器在某一點頻率時，
電容器(C)與本身的寄生電感(ESL)會產生共振點，此點頻率稱之為自我諧振頻率 (Self-Resonant Frequency, f ) ， 見 公 式 (2.2) ， 此 時 由 於 電 容 本 身 造 成 的 容 抗0 (Capacitive Reactance)與寄生電感所造成的感抗(Inductive Reactance)會相互抵 消，產生阻抗的最小值，此最小值即是寄生電阻(ESR)的值，如圖2-14中所示為0.01 Ω。在自我諧頻率點之前為電容性電路，阻抗與頻率成反比。然而當頻率高於自我 諧頻率點之後，整個電路則呈現電感性，阻抗與頻率成正比關係，見公式(2.3)，表 示電容器失去其本身固有的特性，反而形成具電感的一種特性。圖2-14中同時指出 自我諧振頻率點與ESL值成反比關係，即當ESL值越大則自我諧振頻率點越低。因此 在選擇電容器當解耦合電容時，須正確選擇所要應用的頻段與其寄生電阻與寄生電 感的值，才能有效的發揮解耦合電容的功能。
C
R L
圖 2-13：單一非理想電容器之等效電路圖
1 10 100 1000 Frequency (MHz)
0.0001 R=0.01 Ohm Term
Term3 Z=50 Ohm Num=3 SRLC
SRLC2
C=0.1 uF L=0.1 nH R=0.01 Ohm Term
Term2 Z=50 Ohm Num=2
Term Term1 Z=50 Ohm Num=1
SRLC SRLC1
C=0.1 uF L=0.01 nH R=0.01 Ohm S_Param
SP1
Step=0.0001 GHz Stop=1 GHz Start=0.001 GHz
S-PARAMETERS
探討由多顆不數量但相同容值與特性的非理想電容器組成電路之特性。如圖 2-16所示，則是針對多顆不同數量之非理想電容器特性模擬其特性並比較之，將實 際單顆非理想0.1uF電容(ESR= 0.01Ω , ESL= 1nH)與20顆及40顆等不同倍數並聯 之電容數量比較，由圖2-17結果中得知，當並聯之電容器數量越多時雖然自我諧振 頻率點不變，但寄生電阻(ESR)的值則因阻抗並聯關係會相對變小，而且具有較寬頻 的作用頻段。
Term Term3 Z=50 Ohm Num=3 Z=50 Ohm Num=1
Step=0.0001 GHz Stop=1 GHz Start=0.001 GHz
S-PARAMETERS
Term Term2 Z=50 Ohm Num=2