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解耦合電容於構裝基板之電源整合特性研究

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Academic year: 2021

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(1)國立高雄大學 電機工程學系 碩士論文. 解耦合電容於構裝基板之電源整合特性研究 Decoupling Effect Study of Power Integrity on Package Substrate. 研究生:黃瑞呈 指導教授:吳松茂. 中華民國九十七年二月.

(2)

(3) 解耦合電容於構裝基板之電源整合特性研究. 指導教授:吳松茂 博士(教授) 國立高雄大學電機工程研究所. 學生:黃瑞呈 國立高雄大學電機工程研究所. 摘要. 本論文探討如何於構裝基板之訊號線路被佈局前,顧全電源完整性(PI)的設計與驗 證,確保相關電源受雜訊的干擾能降到最低同時使得電源能穩定的供應與傳輸,進而確 保積體電路(IC)與系統的正常運作。針對電子構裝基板中電源層與接地層間所產生自然 共振問題與當具高速訊號的傳輸線被佈局設計並且穿層經過電源層與接地層時,所產生 輻射雜訊的問題加以探討並研究如何設計應用解耦合電容於雜訊干擾處,使得雜訊能夠 最有效地受到抑制。論文內容主要可分四大部份,第一部分主要介紹電源完整性對於電 子產品的重要性,第二部分針對電子構裝基板架構、封裝種類以及相關電源的設計加以 介紹,第三部分探討電源層與接地層兩平行板面間受到穿層訊號所干擾的情況,第四部 分研究如何降低電源雜訊的方法,如解耦合電容的應用設計。----------- ------------------------------------- ------------------------------------- ------------------------------------- ------------------------------------- ------------------------------------- ------------------------------------- -------------------------------------. 關鍵字:構裝基板、電源完整性(PI)、積體電路(IC)、自然共振、解耦合電容 I.

(4) Decoupling Effect Study of Power Integrity on Package Substrate Advisor: Dr. Sung Mao Wu Institute of Electrical Engineering National University of Kaohsiung. Student: Jui-Cheng Huang Institute of Electrical Engineering National University of Kaohsiung ABSTRACT This thesis researched on the power integrity solution and verification on package substrate before substrate layout design then we can make sure the power noise are minimum, meanwhile, the power is stable and integrated circuits (IC) are normal functions on working system. The natural resonance issue will generate between power and ground plane of electrical package substrate. In the same time, the radiation noise will also generate when high-speed signal pass through the power/ground layer. We will study to design the decoupling capacitors on the critical location on the power/ground plane which reducing the noise effect. The contents of thesis are made up of four parts. The first part introduces the significance of power integrity for electronic products. The second part discusses on package substrate framework and assembly type, meanwhile, we will introduce the power integrity design solution. The third part researches on radiation noise on the power/ground plane which generating by critical signals pass through the power/ground layer. The final part focuses on how to reduce the power noise. For example, decoupling capacitors are application and design. Keywords: Package Substrate, Power Integrity (PI), Integrated Circuit (IC), Natural Resonance and Decoupling Capacitor II.

(5) 誌. 謝. 本論文能夠順利完成首先要感謝指導教授吳松茂博士,從題目的選定 與實驗模擬的過程到論文的完成等等,皆受到教授細心的指導與幫忙,得 以使得本人在課業研究上能有所增長,論文能夠順利完成。 同時也要感謝長官 邱基綜經理與洪志斌副總的指導,使得論文能在工 作實務上得到應用與發揮。另外也要很感謝工作上的好伙伴紀翰、寶男、 志億與膺傑,在論文研究過程中給予的幫忙與支持。 最後,更要謝謝我的父母與老婆如桂,在這段日子的付出與支持。也要 感謝我那一對可愛的兒女,在我工作與課業勞累之餘所帶來的甜蜜。在此, 誠摯地將此論文獻給大家,並與你們分享這份喜悅與榮耀。. 黃瑞呈 國立高雄大學 電機工程學系 民國 97 年 2 月 III.

(6) 目 錄 中文摘要………………………………………………………………………………………I 英文摘要………………………………………………………………………...…………II 誌謝………………………………………………………………………………………III 圖目錄………………………………………………………………………………………VI 表目錄………………………………………………………………………………………IX. 第一章、. 緒. 第二章、. 電子構裝及其電源層與接地層設計介紹 …………………………02. 2-1. 論………………………………………………………………………01. 電子構裝基板架構介紹………………………………………………………02. 2-1.1. 封裝結構介紹…………………………………………………………………02. 2-1.2. 基板架構之電源層與接地層設計與介紹……………………………………04. 2-1.3. 觀測電源層與接地層間之共振特性…………………………………………06. 2-2. 解耦合電容之特性……………………………………………………………09. 2-2.1. 理想電容………………………………………………………………………09. 2-2.2. 非理想電容之等效串聯電阻(ESR)與等效串聯電感(ESL)…………………11. 第三章、 3-1. 構裝基板之電源層與接地層間的共振雜訊………………………14 引入單端週期訊號操作之影響………………………………………………21. 3-1.1. 單端週期訊號傳輸線之入射損失……………………………………………21. 3-1.2. 單端週期訊號之傳輸行為……………………………………………………21. 3-1.3. 單端週期訊號穿層所引發之雜訊……………………………………………22. 3-2. 引入高速差動週期訊號操作之影響…………………………………………24. 3-2.1. 差動週期訊號傳輸線之入射損失……………………………………………24. 3-2.2. 差動週期訊號之傳輸行為……………………………………………………26. 3-2.3. 差動週期訊號穿層所引發之雜訊……………………………………………27. 3-3. 比較單端訊號傳輸與差動訊號傳輸………………………………………30. 3-4. P/G 穿層雜訊對高頻段(寬頻)與低頻段(窄頻)之影響……………………31. 3-4.1. 距 P/G 穿層點處之近處埠與遠處埠之入射損失……………………………31 IV.

(7) 3-4.2. 相對於頻域分析(F-Domain)之時域(T-Domain)驗證………………………32. 3-4.3. 距 P/G 穿層點處之近處埠與遠處埠之目標阻抗(Target Impedance)……34. 第四章、 4-1. 解耦合電容對構裝基板之共振雜訊的影響………………………35 理想電容與實際非理想電容對雜訊干擾之影響……………………………35. 4-1.1. 理想解耦合電容之設計應用…………………………………………………35. 4-1.2. 實際解耦合電容之設計應用…………………………………………………36. 4-1.3. 雜訊抑制結果之比對…………………………………………………………37. 4-2. 解耦合電容擺放的最佳化設計………………………………………………42. 4-2.1. 解耦合電容擺放於距穿層干擾處之最近處與最遠處之設計應用…………42. 4-2.2. 比對最佳化設計之雜訊抑制結果……………………………………………44. 第五章、. 結論…………………………………………………...……………………47. 參考資料……………………………………………………………………………………49. V.

(8) 圖 目 錄 圖 2-1: 覆 晶 球柵陣列封裝結 構 與 基 板 層 數 分 佈 示 意 圖 ……………03 圖 2- 2: 未佈局傳輸訊號線之接地層面設計……………………………05 圖 2- 3: 未佈局傳輸訊號線之電源層面設………………………………05 圖 2-4: 未佈局傳輸訊號線之 HFSS 模組(正視圖)……………………06 圖 2-5: 未佈局傳輸訊號線之 HFSS 模組(模擬圖)……………………07 圖 2- 6: 未佈局傳輸訊號線之相關觀測埠編號示意圖…………………07 圖 2-7: DDR2 P/G 層面之入射損失與頻率關係圖…………………08 圖 2-8: Core P/G 層面之入射損失與頻率關係圖…………………08 圖 2-9: PCI P/G 層面之入射損失與頻率關係圖……………………09 圖 2-10: 單一理想電容之等效電路圖…………………………………………10 圖 2-11: 理想電容之等效模擬電路圖…………………………………………10 圖 2-12: 單一理想電容之阻抗特性與頻率關係圖……………………………10 圖 2-13: 單一非理想電容器之等效電路圖……………………………………11 圖 2-14: 單一非理想電容器之阻抗特性與頻率關係圖………………………12 圖 2-15: 非理想電容器之等效模擬電路圖……………………………………12 圖 2-16: 不同數量之非理想電容器之等效模擬電路圖………………………13 圖 2-17: 不同數量之非理想電容器之阻抗特性與頻率關係圖………………13 圖 3-1:. 具單端週期訊號傳輸線之接地層面設計……………………………15. 圖 3-2:. 具單端週期訊號傳輸線之電源層面設計……………………………15. 圖 3-3:. 具單端週期訊號之 HFSS 模組(正視圖)……………………………16. 圖 3-4:. 具單端週期訊號之 HFSS 模組(模擬圖)……………………………16. 圖 3-5:. 具單端週期訊號之相關觀測埠編號示意圖…………………………17 VI.

(9) 圖 3- 6: 單 端 週 期 訊 號 穿 孔 ( Vi a) 之 3 維圖形 … … … … … … … … … … 17 圖 3- 7: 具差動週期訊號傳輸線之接地層面設計 ………………………18 圖 3- 8: 具差動週期訊號傳輸線之電源層面設計 ………………………18 圖 3-9: 具差動週期訊號之 HFSS 模組(正視圖)…………..…………19 圖 3-10: 具差動週期訊號之 HFSS 模組(模擬圖)……………………………19 圖 3-11: 具差動週期訊號之相關觀測埠編號示意圖…………………………20 圖 3-12: 差動週期訊號穿孔(Via)之 3 維圖形…………………..……………20 圖 3-13: 單端週期訊號傳輸線之入射損失與頻率關係圖…………..…………21 圖 3-14: 單端週期訊號大小與時間關係顯示圖……………………..…………22 圖 3-15: 單端週期訊號傳輸線穿層時為 DDR2 P/G 所帶來之雜訊……..…23 圖 3-16: 單端週期訊號傳輸線穿層時為 Core P/G 所帶來之雜訊…………23 圖 3-17: 單端週期訊號傳輸線穿層時為 PCI P/G 所帶來之雜訊……………24 圖 3-18: 正端差動週期訊號傳輸線之入射損失與頻率關係圖……..…………25 圖 3-19: 負端差動週期訊號傳輸線之入射損失與頻率關係圖……..…………25 圖 3-20: 差動週期訊號大小與時間關係顯示………………………..…………26 圖 3-21: 差動週期訊號傳輸線穿層時為 DDR2 P/G 所帶來之雜訊…………27 圖 3-22: 差動週期訊號傳輸線穿層時為 Core P/G 所帶來之雜訊…………28 圖 3-23: 差動週期訊號傳輸線穿層時為 PCI P/G 所帶來之雜訊……………28 圖 3-24: 單端週期訊號由 Core P/G 的 port1 引入所引起之雜訊…………29 圖 3-25: 單端週期訊號由 DDR2 P/G 的 port8 引入所引起之雜訊………29 圖 3-26: 單端訊號傳輸線佈局示意圖…………………………………………31 圖 3-27: 差動訊號傳輸線佈局示意圖…………………………………………31 圖 3-28: 距觀測埠 Port8 之最近處與最遠處之入射損失與頻率關係圖…32 VII.

(10) 圖 3-29: 高頻單端週期訊號之時域模擬電路圖………………………………33 圖 3-30: 高頻單端週期訊號之時域模擬結果…………………………………33 圖 3-31: 距觀測埠 Port8 之最近處與最遠處之目標阻抗與頻率關係圖……34 圖 4- 1: 理想解耦合電容之設計應用模擬電路圖 ………………………35 圖 4- 2: 非理想解耦合電容之設計應用模擬電路圖……………………36 圖 4-3: Port7 之時域模擬結果………………………………………37 圖 4-4: Port8 之時域模擬結果………………………………………38 圖 4-5: Port14 之時域模擬結果……………………………………38 圖 4-6: Port16 之時域模擬結果……………………………………39 圖 4-7: Port10 之時域模擬結果……………………………………39 圖 4-8: Port11 之時域模擬結果……………………………………40 圖 4-9: Port12 之時域模擬結果……………………………………40 圖 4-10: Port13 之時域模擬結果……………………………………………41 圖 4-11: Port17 之時域模擬結果……………………………………………41 圖 4-12: Port19 之時域模擬結果……………………………………………42 圖 4-13: 實際解耦合電容設計於最近埠之示意圖……………………………43 圖 4-14: 實際解耦合電容設計於最遠埠之示意圖……………………………43 圖 4-15: Port7 之時域模擬結果比較圖……………………………………44 圖 4-16: Port8 之時域模擬結果比較圖……………………………………45 圖 4-17: Port14 之時域模擬結果比較圖…………………………………45 圖 4-18: Port16 之時域模擬結果比較圖…………………………………46 圖 5-1: 電源完整性設計與驗證流程圖………………………………48. VIII.

(11) 表 目 錄 表 2-1: 封裝結 構 實 際 尺 寸 大 小 整 理 表 … … … …………………………03 表 2-2: 基 板 剖 面 參 數 值 …………………………………………………04 表 2-3: 相關介面之電壓大小與工作頻率整理表…………………………05 表 3-1: 穿孔尺寸大小整理表… ……………………………………………20 表 3-2: 各組 P/G 受穿層訊號所影響之雜訊大小整理表… ……………30 表 3-3: 差動訊號與單端訊號傳輸產生雜訊大小比較表… ………………30 表 4-1: 理想解耦合電容之容值大小整理表………………………………36 表 4-2: 非理想解耦合電容之容值大小整理表……………………………37 表 4-3: 實際 Murata 電容值與型號………………………………………43. IX.

(12) 第一章、緒 論 電子業界隨著電子產品往輕、薄、短小發展趨勢的演進,各家廠商皆一致朝著 小尺寸的目標發展。然而電子產品是朝小尺寸發展但是產品的相對工作時脈則是往 更高頻的方向前進,如此一來整個IC(Integrated Circuit)在構裝上電氣特性的好壞則 是更難加以設計與控制,即訊號完整性(Signal Integrity, SI)與電源完整性(Power Integrity, PI)的問題會伴隨而來並在產品設計之初變得不可忽視的一環關鍵技術。如 何於封裝基板上訊號線路佈局兼顧訊號完整性(SI)前,先行顧全電源完整性(PI)的設 計與驗證將是探討與實驗的重點 [1][2]。電源完整性與訊號完整性所需考量的重點之 一是電源層面(Power plane, P)與接地層面(Ground Plane, G)兩平行板間自然共振 的問題以及考量當具有高速特性或是較具干擾源的訊號穿層經過該層面間所產生雜 訊的問題,如何探討與預測雜訊的產生與產生處,進而如何抑制P/G間的雜訊將是探 討與設計的重點 [3][4][5]。近年來電源完整性的影響與日俱增,如何將佈局知識整 合進入整個構裝基板的設計,進而驗證電源的分佈能於實際運作上達到最佳效能。 對於電源供應系統而言,當IC工作介面的狀態快速切換時所造成的雜訊如數位電路 的同步切換雜訊(Simultaneous Switching Noise, SSN)就會對供應電源產生干擾 造成電源的不穩定,進而影響到IC正常的功能運作,導致系統運作上的不穩定甚至 失敗 [6][7][8][9]。於是抑制這些雜訊的干擾,在激發源的附近加上解耦合電容 (Decoupling Capacitor)是最為常用的方式之一,然而解耦合電容擺放的數量、位置、 容值大小等等的問題一直被討論著 [10][11][12]。一般在電子構裝基板佈局設計上, 往往因為基板層數的考量,會優先考慮傳輸介面的設計後再加以考量電源傳輸系統 的設計,之後再為了確保電源的完整性與穩定性,才會於傳輸介面設計完成之際在 有限的基板空間上盡量擺放解耦合電容,但如此一來會有過度擺放解耦合電容及擺 放的位置不是最適當的問題。因此最佳的設計流程應該是優先考量電源完整性的問 題,找出雜訊的干擾源與其受此干擾源影響較為嚴重之處,在藉由解耦合電容的特 性進一步抑制雜訊的干擾,避免重要傳輸訊號與相關供應電源設計經過於此處而受 到不必要或不明的訊號干擾進而確保IC與系統能正常無誤的運作。. 1.

(13) 第二章 電子構裝及其電源層與接地層設計介紹 2-1、電子構裝基板架構介紹 2-1.1、封裝結構介紹 構裝技術是半導體工業IC後段製程重要的一部份,電子構裝技術的目的 在賦予IC元件一套組織架構,使IC能發揮穩定的功能,於是電子構裝必須達到 以下四種的基本功用: (1)提供承載與結構保護的功能,致使電路得以受到保護。 (2)確保訊號能正確無誤的傳送,避免影響系統的正常運作。 (3)提供電力傳送的路徑,確保能量的傳送。 (4)提供散熱的路徑。 目 前 晶 片 (IC)與 構 裝 基 板 (Package Substrate)接 合 的 方 式 主 要 有 三 種 方 式 : 捲 帶 式 自 動 接 合 (Tape Automated Bonding, TAB) 、 打 線 接 合 (Wire Bonding, WB)以及覆晶接合(Flip Chip, FC)。又針對IC元件的封裝型態與電路 板結合的方式可以分類為傳統式的引腳插入型(Pin Techrough Hole, PTH)、表 面黏著型(Surface Mount Technology, SMT)與不同於傳統式的球柵陣列封裝 (Ball Grid Array, BGA)等封裝種類。然而以構裝演進與市場接受度來看,在技 術 層 面 與 成 本 雙 重 考 量 下 , 中 高 階 構 裝 是 以 覆 晶 接 合 (FC)與 球 柵 陣 列 封 裝 (BGA)結合的覆晶球柵陣列封裝(Flip-Chip Ball Grid Array, FC BGA)結構為主, 其優點是結合了覆晶接合技術的高介面腳數(I/O埠)、最短連接長度、低訊號 衰減、最佳電器等特性與球柵陣列封裝封裝技術的穩定製程。 本實驗即以覆晶接合(FC)與球柵陣列封裝(BGA)結合的覆晶球柵陣列封裝 (FC BGA)結 構 為 主 。 圖 2-1為 一 覆 晶 球柵陣列封裝結 構 與 基 板 層 數 分 佈 示 意 圖,此種結構具有尺寸小、電性佳、散熱佳及高功能等優點。表(2-1)為此應用封裝 結 構 實 際 尺 寸 大 小 整 理 表 。 此覆 晶 球柵陣列封裝結 構 相 關 的 基 板 剖 面 (cross section)參數值皆列於表(2-2)中。由圖 2-1中得知此為一四層板的設計架構, 且為達到電性的最佳化採取第一、四層為訊號層、第二、三層為接地層(Ground Layer, G)與電源層(Power Layer, P)的層數安排設計。 2.

(14) (a). (b) 圖2-1:覆晶球柵陣列封裝結構與基板層數分佈示意圖 (a) 覆晶球柵陣列封裝結構 (b) 4-Layers基板層數分佈. 表 2-1:封裝結構實際尺寸大小整理表 基板架構. Laminate 1+2+1 Layers. 基板尺寸大小. HFC BGA 27 x 27 mm. 基板尺寸厚度. 1.0 mm. IC 尺寸大小. 7857.16 x 5390.64 um. 3.

(15) 表 2-2:基板剖面參數值 Package. Material. Thickness. Conductivity. Dielectric. Loss. Substrate. Type. (mm). (mho/mm). Constant. Tangent. Solder Mask. AUS703. 25. 0. 3.9. 0.015. Layer 1. COPPER. 10. 5800000. 3.9. 0.015. P.P. GX3. 35. 0. 3.4. 0.015. Layer 2. COPPER. 10. 5800000. 3.4. 0.015. Core Layer. E679FGBR. 800. 0. 3.8. 0.015. Layer 3. COPPER. 10. 5800000. 3.4. 0.015. P.P. GX3. 35. 0. 3.4. 0.015. Layer 4. COPPER. 10. 5800000. 3.9. 0.015. Solder Mask. AUS703. 25. 0. 3.9. 0.015. Total Thickness. N/A. 1000. N/A. N/A. N/A. 2-1.2、基板架構之電源層與接地層設計與介紹 一般基板架構會是由4層板組成,而且基於較優的電信需求會將外層設計成訊號 層(Signal Layer)以及將核心層(Core Layer)設計成電源層(P/G Layers)。由圖2-1及 表2-1、表2-2中,在未有任何傳輸訊號線被佈局以及穿層經過電源層與接地層間前, 於P/G層間設計3組直流供應電源,分別為1.8伏特的第二代雙倍資料率同步動態隨機 存取記憶體介面(Double-Data-Rate Two Synchronous Dynamic Random Access Memory, DDR2 SDRAM)、3.3伏特的週邊設備連接匯流排(Peripheral Component Interconnect, PCI)以及IC本身的核心電壓1.2伏特 [13]。如圖2-2及圖2-3所示。其中 DDR2 SDRAM的電源分別是由第2層的GND與第3層的DDRII 1.8V組成、PCI的電源 分別是由第2層的GND與第3層的PCI 3.3V組成與Core的電源分別是由第2層的 GND_Core與第3層的Core 1.2V組成,並且各組電源面與電源面間或是接地面與接 地面間的長狹縫(Gap)寬度大小皆為75um,各組傳輸介面的相關電壓大小與工作頻 率整理於表2-3中。. 4.

(16) 圖 2-2:未佈局傳輸訊號線之接地層面設計. 圖 2-3:未佈局傳輸訊號線之電源層面設計 表 2-3:相關介面之電壓大小與工作頻率整理表 傳輸介面. 電源名稱. 電壓大小(V). 工作頻率(MHz). DDR2. DDRII 1.8V/ GND. 1.8. 333. Core. Core 1.2V/ GND_Core. 1.2. 800. PCI. PCI 3.3V/ GND. 3.3. 133. 5.

(17) 2-1.3、觀測電源層與接地層間之共振特性 電源層與接地層兩平行板間會型成平行板波導管,會有自然共振與波傳播的現 象以及問題。於是於實際封裝基板中的電源層與接地層之平行板間,透過基板模組 的建立與電路模擬軟體的輔助,能有效地探討出自然共振的特性與雜訊傳播的大 小。於是在未有任何傳輸線穿層經過電源層與接地層間時,平均設觀測埠(Port)於整 個電源層與接地層間並觀測各觀測埠的特性,並由高頻構造模擬器(HFSS)建立模組 (Model)並模擬相關的參數,如圖2-4與圖2-5所示。圖2-6為對所設相關觀測埠(Port) 編號之示意圖,圖中Port7~Pot19為平均設於DDR2、Core及PCI 的P/G層間之觀測 埠,圖2-7~2-9則是使用先進設計系統(ADS)電路模擬器分別對Port7~Port19所模擬 之反射損失(Return Loss)比對結果,由圖中得知當P/G所設計之層面越小則反射損失 一相對較小且共振點相分步於較高頻段 [14][15]。. 圖2-4:未佈局傳輸訊號線之HFSS模組(正視圖). 6.

(18) 圖2-5:未佈局傳輸訊號線之HFSS模組(模擬圖). 圖 2-6:未佈局傳輸訊號線之相關觀測埠編號示意圖. 7.

(19) 0. 11 Magnitude (dB). -5 -10 -15 -20. Port 7 Port 8 Port 14 Port 15 Port 16. -25 -30 -35 -40 0. 2. 4. 6. 8. 10. Frequency (GHz). 圖 2-7:DDR2 P/G 層面之反射損失與頻率關係圖. 0. S11 Magnitude (dB). -5 -10 Port 9 Port 10 Port 11 Port 12 Port 13. -15 -20 -25 -30 -35 -40 0. 2. 4. 6. 8. Frequency (GHz). 圖 2-8:Core P/G 層面之反射損失與頻率關係圖. 8. 10.

(20) 0. S11 Magnitude (dB). -5 -10. Port 17 Port 18 Port 19. -15 -20 -25 -30 -35 -40 0. 2. 4. 6. 8. 10. Frequency (GHz). 圖 2-9:PCI P/G 層面之反射損失與頻率關係圖. 2-2、解耦合電容之特性 2-2.1、理想電容 板面上密集相鄰線路之間,由於磁場與電場交互作用的關係,一旦出現訊號傳 輸時,彼此之間將會出現感應與干擾。於是設計者為了避免耦合效應所帶來的雜訊, 在訊號線與接地層之間並聯較低的電容器(容值約為nF~pF等級)的旁路電容,如此可 將使訊號中較高頻率之振盪波雜訊,以暫存方式將其能量予以吸收,而使得所傳送 訊號之波形更為完整。此外通常亦會加裝較大的電容器(容值約為uF等級)的在電源 供應器附近,提供一種穩定電壓的作用,可對電源層或其他高頻用小型電容器,進 行能量上的補充,使全板面各地區的工作電壓更為一致與穩定。圖2-10與圖2-11為 單一理想電容之等效電路圖與其等效模擬電路圖,使用先進設計系統(ADS)電路模擬 器,針對電容值1uF、0.1uF以及0.01uF等不同容值進行分析與模擬,圖2-12為單一 理想電容之阻抗特性與頻率關係圖,由圖2-12得知電容值(C)越大則其相對的阻抗則 越小,並且可由公式(2.1)證明之。式中 f 為頻率大小(單位赫之Hz)、 X c 為電容相對 應於頻段的容抗(單位歐姆 Ω )。 XC =. 1 (Ω) ············································································(2.1) 2π fC. 9.

(21) C 圖 2-10:單一理想電容之等效電路圖. S-PARAMETERS S_Param SP1 Start=0.001 GHz Stop=1 GHz Step=0.0001 GHz. Term Term2 Num=2 Z=50 Ohm. C C2 C=0.1 uF. Term Term1 Num=1 Z=50 Ohm. C C1 C=0.01 uF. Term Term3 Num=3 Z=50 Ohm. C C3 C=1 uF. 圖 2-11:單顆理想電容之等效模擬電路圖. 100 C=0.01uF C=0.1uF C=1uF. 10. Z (OHm). 1. 0.1. 0.01. 0.001. 0.0001 1. 10. 100. Frequency (MHz). 圖 2-12:單顆理想電容之阻抗特性與頻率關係圖. 10. 1000.

(22) 2-2.2、非理想電容器之等效串聯電阻(ESR)與等效串聯電感(ESL) 電容器在實際應用時會有寄生電阻(Equivalent Series Resistance, ESR)與寄 生電感(Equivalent Series Inductance, ESL)的產生,如圖2-13所示為單一非理想電 容器之等效電路,其等效電路為一RLC串聯諧振電路,表示電容阻抗的頻率響應曲 線不再只是單純的與頻率成反比的關係,而是為一個具有零點(Zero)之頻率響應曲 線,如圖2-14所示。圖2-15則為非理想電容之等效模擬電路圖。 非理想電容器的電容阻抗與頻率之響應曲線,非理想電容器在某一點頻率時, 電容器(C)與本身的寄生電感(ESL)會產生共振點,此點頻率稱之為自我諧振頻率 (Self-Resonant Frequency, f 0 ) ,見公式 (2.2) , 此 時 由 於 電 容 本 身 造 成 的 容 抗 (Capacitive Reactance)與寄生電感所造成的感抗(Inductive Reactance)會相互抵 消,產生阻抗的最小值,此最小值即是寄生電阻(ESR)的值,如圖2-14中所示為0.01 Ω。在自我諧頻率點之前為電容性電路,阻抗與頻率成反比。然而當頻率高於自我 諧頻率點之後,整個電路則呈現電感性,阻抗與頻率成正比關係,見公式(2.3),表 示電容器失去其本身固有的特性,反而形成具電感的一種特性。圖2-14中同時指出 自我諧振頻率點與ESL值成反比關係,即當ESL值越大則自我諧振頻率點越低。因此 在選擇電容器當解耦合電容時,須正確選擇所要應用的頻段與其寄生電阻與寄生電 感的值,才能有效的發揮解耦合電容的功能。. R. L. C. 圖 2-13:單一非理想電容器之等效電路圖. 11.

(23) 10 ESL=1nH ESL=0.1nH ESL=0.01nH. 1. Z (OHm). 0.1. 0.01. 0.001. 0.0001 1. 10. 100. 1000. Frequency (MHz). 圖 2-14:單一非理想電容器之阻抗特性與頻率關係圖. S-PARAMETERS S_Param SP1 Start=0.001 GHz Stop=1 GHz Step=0.0001 GHz. Term Term2 Num=2 Z=50 Ohm. SRLC SRLC2 R=0.01 Ohm L=0.1 nH C=0.1 uF. Term Term1 Num=1 Z=50 Ohm. SRLC SRLC1 R=0.01 Ohm L=0.01 nH C=0.1 uF. Term Term3 Num=3 Z=50 Ohm. SRLC SRLC3 R=0.01 Ohm L=1 nH C=0.1 uF. 圖 2-15:非理想電容器之等效模擬電路圖. f0 =. 1 2π LC. (Hz) ·········································································(2.2). X L = 2π fL (Ω) ··············································································(2.3) 式中 X L 為非理想電容器相對應於頻段的感抗(單位歐姆 Ω ). 12.

(24) 探討由多顆不數量但相同容值與特性的非理想電容器組成電路之特性。如圖 2-16所示,則是針對多顆不同數量之非理想電容器特性模擬其特性並比較之,將實 際單顆非理想0.1uF電容(ESR= 0.01 Ω , ESL= 1nH)與20顆及40顆等不同倍數並聯 之電容數量比較,由圖2-17結果中得知,當並聯之電容器數量越多時雖然自我諧振 頻率點不變,但寄生電阻(ESR)的值則因阻抗並聯關係會相對變小,而且具有較寬頻 的作用頻段。 S-PARAMETERS S_Param SP1 Start=0.001 GHz Stop=1 GHz Step=0.0001 GHz. Term Term2 Num=2 Z=50 Ohm. C C2 C=1 uF _M=20. Term Term1 Num=1 Z=50 Ohm. C C1 C=1 uF. Term Term3 Num=3 Z=50 Ohm. C C3 C=1 uF _M=40. 圖 2-16:不同數量之非理想電容之等效模擬電路圖. 10 1C 20C 40C. Z (OHm). 1. 0.1. 0.01. 0.001. 0.0001 1. 10. 100. 1000. Frequency (MHz). 圖 2-17:不同數量之非理想電容器之阻抗特性與頻率關係圖 13.

(25) 第三章、構裝基板之電源層與接地層間的共振雜訊 當封裝基板的訊號層上佈局上較具干擾性質的訊號源(如數位訊號的週期訊號 傳輸線),並穿層經過電源層與接地層間時所帶來的會是怎樣的一種情況。如雜訊大 小為何、於何處的影響最大等等皆是值得探討的問題。以下的實驗便是針對這些問 題所進行的一連串有系統的實驗與證明。延續前一章節(第2章節)的結論,首先設計 佈局因一直在轉態(High/Low transient)而較具干擾雜訊的PCI數位單端週期訊號傳 輸線(PCI Clock)穿層經過電源層與接地層間,如圖3-1與圖3-2所示,圖中白點處即 為單端週期訊號穿層處,同時平均設觀測埠(Port)於整個電源層與接地層間去觀測受 此單端週期訊號穿層時所引發之雜訊影響 [16],並由高頻構造模擬器(HFSS)建立模 組(Model)並模擬相關的參數,如圖3-3與圖3-4所示。圖3-5為對所設相關觀測埠(Port) 編號之示意圖,圖中Port7~Pot19為平均設於DDR2、Core及PCI 的P/G層間之觀測 埠,Port1~Port2則分別設於PCI數位單端週期訊號之輸入端(第1-2層)與輸出端(第 3-4層)。圖3-6為單端週期訊號穿層(Via)之3維圖形,穿孔尺寸大小列於表(3-1)。 進而引入DDR2數位差動週期訊號傳輸線(DDR2 Differential-Pair Clock)的設計 佈局並且也穿層經過電源層與接地層間,如圖3-7與圖3-8所示,圖中多出的白點處 即為差動週期訊號穿層處,同樣地平均設觀測埠(Port)於整個電源層與接地層間去觀 測受此差動週期訊號穿層時所引發之雜訊影響 [17],並由高頻構造模擬器(HFSS) 建立模組(Model)並模擬相關的參數,如圖3-9與圖3-10所示。多出的觀測埠Port3以 及Port4分別設於DDR2數位差動週期訊號之負輸入端(第1-2層)與負輸出端(第3-4 層),同理觀測埠Port5以及Port6為分別設於DDR2數位差動週期訊號之正輸入端(第 1-2層)與正輸出端(第3-4層)如圖3-11所示。圖3-12為差動週期訊號穿層(Via)之3維圖 形,穿孔尺寸大小列於表(3-1)。. 14.

(26) 圖 3-1:具單端週期訊號傳輸線之接地層面設計. 圖 3-2:具單端週期訊號傳輸線之電源層面設計. 15.

(27) 圖 3-3:具單端週期訊號之 HFSS 模組(正視圖). 圖 3-4:具單端週期訊號之 HFSS 模組(模擬圖). 16.

(28) 圖 3-5:具單端週期訊號之相關觀測埠編號示意圖. 圖 3-6:單端週期訊號穿孔(Via)之 3 維圖形. 17.

(29) 圖 3-7:具差動週期訊號傳輸線之接地層面設計. 圖 3-8:具差動週期訊號傳輸線之電源層面設計. 18.

(30) 圖 3-9:具差動週期訊號之 HFSS 模組(正視圖). 圖 3-10:具差動週期訊號之 HFSS 模組(模擬圖). 19.

(31) 圖 3-11:具差動週期訊號之相關觀測埠編號示意圖. 圖 3-12:差動週期訊號穿孔(Via)之 3 維圖形. 表 3-1:穿孔尺寸大小整理表 穿孔所在層面. 穿孔墊(via pad)與貫穿孔(via hole)尺寸大小 (單位: um). P.P Layer. 120/60. Core Layer. 300/150. 20.

(32) 3-1、引入單端週期訊號操作之影響 3-1.1、單端週期訊號傳輸線之入射損失 探討單一訊號線被佈局設計於封裝基板的上的傳輸特性。最直接與簡單的方式 之ㄧ即是分析其傳輸線入射損失(Insertion Loss)的大小,並由時域的角度加以驗證 訊號傳輸衰減的情形。圖3-13為單端週期訊號傳輸線之入射損失(Insertion Loss)模 擬結果,由圖3-13中得知單端週期訊號傳輸線於低頻段甚至於到直流(DC)間具有非 常大的入射損失。因為Core Power是完全獨立與隔離(Isolation)於其他的電源,所以 此結果驗證了當訊號線跨越不同的P/G層亦即跨越長狹縫(Gap)時,將會有大量的入 射損失(約略為負的45dB)。 0. S21 Magnitude (dB). -10. -20. -30. -40. -50. -60 0. 1. 2. 3. 4. 5. Frequency (GHz). 圖 3-13:單端週期訊號傳輸線之入射損失與頻率關係圖. 3-1.2、單端週期訊號之傳輸行為 透過時域的訊號傳輸衰減情形,可有效與準確的回頭驗證頻域的模擬。於訊號 端實際引入一週期訊號源,並於訊號終端觀測其接收訊號的結果,即能有效地觀測 出時域訊號傳輸的衰減情形。圖3-18為單端週期訊號大小與時間關係顯示圖,由圖 3-14中之結果可得知單端訊號傳輸線於跨越長狹縫時會有巨大的訊號衰減量,同時 可重複驗證圖3-13之入射損失在低頻段甚至於到直流(DC)間具有非常大的衰減量。. 21.

(33) 3.5. 3.0. 3.0. Single-End Clock (Termial,V). Single-End Clock (Source,V). 3.5. 2.5 2.0 1.5 1.0 0.5 0.0 -0.5 -1.0. 2.5 2.0 1.5 1.0 0.5 0.0 -0.5 -1.0. 0. 2. 4. 6. 8. 10. 0. 2. Time (ns). 4. 6. 8. 10. Time (ns). (a). (b). 3.5. Single-End Clock (V). 3.0 2.5 2.0 1.5 1.0 0.5 0.0 Source Terminal. -0.5 -1.0 0. 2. 4. 6. 8. 10. Time (ns). (c) 圖 3-14:單端週期訊號大小與時間關係顯示圖 (a)訊號來源端 (b)訊號終端 (c)比較訊號來源端與訊號終端 3-1.3、單端週期訊號穿層所引發之雜訊 當單端週期訊號傳輸線穿層經過電源層與接地層時將會有輻射雜訊的產生,於 是探討各觀測埠受此雜訊大小的影響,即可得知整個P/G間各處受此雜訊影響的程 度,進而得知何處是最容易受干擾點。圖3-15、圖3-16與圖3-17分別說明了單端週 期訊號傳輸線穿層經過電源層與接地層時,在DDR2 P/G、Core P/G與PCI P/G所引 發之雜訊影響。於圖3-15、圖3-16與圖3-17得知在各組工作頻率點下,離單端週期 訊號傳輸線所穿層之處越遠,則所受穿層雜訊之影響會較小。. 22.

(34) 2.00 Port 7 Port 8 Port 14 Port 16. Noise Voltage (V). 1.95 1.90 1.85 1.80 1.75 1.70 1.65 1.60 0. 2. 4. 6. 8. 10. Time (ns). 圖 3-15:單端週期訊號傳輸線穿層時為 DDR2 P/G 所帶來之雜訊. 1.26 Port 10 Port 11 Port 12 Port 13. Noise Voltage (V). 1.24. 1.22. 1.20. 1.18. 1.16. 1.14 0. 2. 4. 6. 8. 10. Time (ns). 圖 3-16:單端週期訊號傳輸線穿層時為 Core P/G 所帶來之雜訊. 23.

(35) 3.33 Port 17 Port 19. Noise Voltage (V). 3.32. 3.31. 3.30. 3.29. 3.28. 3.27 0. 2. 4. 6. 8. 10. Time (ns). 圖 3-17:單端週期訊號傳輸線穿層時為 PCI P/G 所帶來之雜訊. 3-2、引入高速差動週期訊號操作之影響 3-2.1、差動週期訊號傳輸線之入射損失 探討差動訊號線被佈局設計於封裝基板的上的傳輸特性。同樣地,分析其傳輸 線入射損失(Insertion Loss)的大小則為直接、簡單的方式之ㄧ,並由時域的角度加 以驗證訊號傳輸衰減的情形。圖3-18以及圖3-19分別為正、負端差動週期訊號傳輸 線之入射損失(Insertion Loss)模擬結果,由圖3-18以及圖3-19中得知差動週期訊號 傳輸線於低頻段甚至於到直流(DC)間同樣具有非常大的入射損失。同樣因為Core Power是完全獨立與隔離(Isolation)於其他的電源,所以此結果驗證了當訊號線跨越 不同的P/G層亦即跨越長狹縫(Gap)時,將會有大量的入射損失(約略為負的55dB)。. 24.

(36) 0. S21 Magnitude (dB). -10. -20. -30. -40. -50. -60 0. 1. 2. 3. 4. 5. Frequency (GHz). 圖 3-18:正端差動週期訊號傳輸線之入射損失與頻率關係圖. 0. S21 Magnitude (dB). -10. -20. -30. -40. -50. -60 0. 1. 2. 3. 4. 5. Frequency (GHz). 圖 3-19:負端差動週期訊號傳輸線之入射損失與頻率關係圖. 25.

(37) 3-2.2、差動週期訊號之傳輸行為 與分析單端訊號傳輸的過程相同,透過時域的訊號傳輸衰減情形能回頭驗證頻 域的模擬。不同於單端訊號傳輸的是於訊號端(正端與負端)實際引入一差動週期訊號 源,並於訊號終端(正端與負端)觀測其接收訊號的結果,即能有效地觀測出時域訊號 傳輸的衰減情形。圖3-20差動週期訊號大小與時間關係顯示圖,由圖3-18及圖3-19 中之結果可得知差動訊號傳輸線在低頻段甚至於到直流(DC)間跨越長狹縫時雖會有 巨大的入射損失,但因差動傳輸的特性使得終端訊號除了受到些許雜訊的干擾外, 幾乎與來源端訊號相同,表示差動週期傳輸訊號的衰減量很小。 Differential-Pair Clock (Terminal,V). 2.0. 1.5. 1.0. 0.5. 0.0. 1.5. 1.0. 0.5. 0.0. -0.5. -0.5 0. 2. 4. 6. 8. 10. 0. 2. Time (ns). 4. 6. 8. Time (ns). (a). (b). 2.0. Differential-Pair Clock (V). Differential-Pair Clock (Source,V). 2.0. 1.5. 1.0. 0.5. 0.0 Source Terminal -0.5 0. 2. 4. 6. 8. 10. Time (ns). (c) 圖3-20:差動週期訊號大小與時間關係顯示圖 (a)訊號來源端 (b)訊號終端 (c)比較訊號來源端與訊號終端 26. 10.

(38) 3-2.3、差動週期訊號穿層所引發之雜訊 當差動週期訊號傳輸並穿層經過電源層與接地層時也將會有輻射雜訊的產生, 只是雜訊大小的不同,於是探討各觀測埠受此雜訊大小的影響,同樣地可得知整個 P/G間各處受此雜訊影響的程度,進而得知何處是最容易受干擾點。圖3-21、圖3-22 與圖3-23分別說明了差動週期訊號傳輸線穿層經過電源層與接地層時,在DDR2 P/G、Core P/G與PCI P/G所引發之雜訊影響。於圖3-21、圖3-22與圖3-23得知在各 組工作頻率點下,離差動週期訊號傳輸線所穿層之處越遠,則所受穿層雜訊之影響 會較小。. 1.805 Port 7 Port 8 Port 14 Port 16. Noise Voltage (V). 1.803. 1.801. 1.799. 1.797. 1.795 0. 2. 4. 6. 8. 10. Time (ns). 圖3-21:差動週期訊號傳輸線穿層時為DDR2 P/G所帶來之雜訊. 27.

(39) 1.2020 Port 10 Port 11 Port 12 Port 13. Noise Voltage (V). 1.2015 1.2010 1.2005 1.2000 1.1995 1.1990 1.1985 1.1980 0. 2. 4. 6. 8. 10. Time (ns). 圖3-22:差動週期訊號傳輸線穿層時為Core P/G所帶來之雜訊. 3.3006 Port 17 Port 19. Noise Voltage (V). 3.3004. 3.3002. 3.3000. 3.2998. 3.2996. 3.2994 0. 2. 4. 6. 8. 10. Time (ns). 圖3-23:差動週期訊號傳輸線穿層時為PCI P/G所帶來之雜訊 至此,由以上之模擬分析與比較,可以得知各組P/G層面受穿層訊號所影響之 雜訊大小,並整理於表(3-2)中。由表中結果可得知穿層訊號所引起之雜訊是以穿孔 所在處之P/G所受影響為最嚴重。單端訊號傳輸比差動訊號傳輸更具雜訊的干擾。然 而Core Power(Core 1.2V/GND_Core)與穿層訊號所在處之電源是以75um的狹縫 (Gap)完全隔離,因此所受之雜訊是以本身訊號源為主或是穿層訊號為主,於是分別. 28.

(40) 將單端週期訊號由Core P/G的Port1以及由DDR2 P/G的Port8引入,觀測雜訊於Core P/G上所有觀測阜(Port10、Port11、Port12、Port13)之變化並觀察其大小差異。得 知所受之雜訊雖受穿層訊號的影響但以本身訊號源所產生之干擾雜訊為主,如圖 3-24與圖3-25所示。 1.26 Port 10 Port 11 Port 12 Port 13. Noise Voltage (V). 1.24. 1.22. 1.20. 1.18. 1.16. 1.14 0. 2. 4. 6. 8. 10. Time (ns). 圖3-24:單端週期訊號由Core P/G的port1引入所引起之雜訊. 1.26 1.24. Noise Voltage (V). 1.22 1.20 1.18 1.16 1.14 Port 10 Port 11 Port 12 Port 13. 1.12 1.10 1.08 1.06 0. 2. 4. 6. 8. 10. Time (ns). 圖3-25:單端週期訊號由DDR2 P/G的port8引入所引起之雜訊. 29.

(41) 表 3-2:各組 P/G 受穿層訊號所影響之雜訊大小整理表 傳輸介面. 觀測埠(Port). 受單端訊號所引起(mV). 受差動訊號所引起(mV). 7. 175. 8. 8. 204. 6. 14. 149. 4. 16. 152. 4. 10. 85. 1.3. 11. 93. 1.6. 12. 97. 1.8. 13. 90. 1.5. 17. 42. 0.85. 19. 50. 0.85. DDR2. Core. PCI. 3-3、比較單端訊號傳輸與差動訊號傳輸 由於單端訊號傳輸線與差動訊號傳輸線在頻域的行為分析,所得到的結果是具 一至性,但在時域的模擬分析卻是有所不同。是故由章節3-1、3-2中的模擬中分析 得知,差動訊號傳輸優於單端訊號傳輸,亦即差動訊號傳輸比單端訊號傳輸具有較 小的雜訊產生與較小的訊號傳輸衰減量。表(3-3)為差動傳輸訊號與單端傳輸訊號經 DDR2 P/G層時所產生的雜訊大小比較表。因此當傳輸訊號跨越長狹縫(Gap)時之設 計盡量以差動訊號傳輸線佈局取代單端訊號傳輸設計,如圖3-26與圖3-27示意圖 [18][19]。 表 3-3:差動訊號與單端訊號傳輸產生雜訊大小比較表 訊號傳輸佈局方式. 雜訊大小(mV). 單端訊號傳輸. 4mV~8mV. 差動訊號傳輸. 152mV~204mV. 30.

(42) 圖 3-26:單端訊號傳輸線佈局示意圖. 圖 3-27:差動訊號傳輸線佈局示意圖. 3-4、P/G 穿層雜訊對高頻段(寬頻)與低頻段(窄頻)之影響 3-4.1、距 P/G 穿層點處之近處埠與遠處埠之入射損失 以頻域的角度來分析訊號傳輸線穿層於P/G點相對於最近之觀測埠與最遠之觀 測埠之入射損失,藉由頻率-入射損失的關係得以了解各觀測埠相對於訊號傳輸線穿 層處的不同影響。於是實驗模擬中便以距離單端週期訊號傳輸線穿層於DDR2 P/G 間最近之觀測埠Port8為基準,去觀測距離觀測埠Port8之最近處Port7(Near Port)與 最遠處Port14(Far Port)之入射損失(Insertion Loss),由圖3-28模擬結果得知入射損 失不見得只單與觀測埠Port8的遠近有關,更須注意入射損失頻率變化的關係。同時 由圖3-28得知入射損失於頻率約1.6GHz及4~5GHz間,其近埠(Near Port)皆遠大於 遠埠(Far Port) [20]。. 31.

(43) 0 Port8-Port7 Port8-Port14. S21 Magnitude (dB). -5. -10. -15. -20. -25. -30 0. 1. 2. 3. 4. 5. Frequency (GHz). 圖 3-28:距觀測埠 Port8 之最近處與最遠處之入射損失與頻率關係圖 3-4.2、相對於頻域分析(F-Domain)之時域(T-Domain)驗證 透過時域的雜訊訊號分佈之情形,可有效與準確的反覆驗證頻域的模擬。藉以 得知相對於某一頻段中其遠端的觀測埠所受雜訊影響的程度反而高於較進端的觀測 埠。由章節3-4.1得知入射損失於頻率約1.6GHz及4~5GHz間,其近埠(Near Port)皆 遠大於遠埠(Far Port),於是設計並引入一更高頻的單端週期訊號(電壓大小為3.3V, 工作頻率為1.6GHz, 工作週期為625ps, 上升與下降時間取百分之十為62.5ps),觀 測雜訊於時域(T-Domain)之變化,由此可驗證章節3-4.1之結果。圖3-29為所設計之 時域模擬電路圖,圖3-30為其模擬結果,並由圖3-21可驗證得知於時域中,距離觀 測埠Port8之最近處Port7(Near Port)的雜訊大小是大於最遠處Port14(Far Port)。. 32.

(44) L17b. S13P SNP1. L17c L18c L19c. S19P SNP3. L16a L17a L18a. S15P SNP2. L18b. L19a. L19b. 13. L7c L8c L9c. 12. 11. 10. 1 9. L14c L13c. 2 8 3 Re f 4. 5. 6. L1b L2b L7b. L16c L15c. 7. L8b. 15. 1. 14. 13. 2. 11. 3. 4. 10 Re f 5. 6. 7. 8. L3a L4a L5a. L13b. 9. L10b L11b. L12c. L12b. 17. 16. 1. 15. 2. 14. 3. 13. 4. 12. 5. L15a L14a L13a L12a L11a. 11 6. L9b. L10c L11c. 18. 19. L1a L2a. L16b L15b L14b. 12. 7. 8. 9. 1 0 Re f. L6a L7a L8a L9a L10a. TRANSIENT. L1a. Tran Tran1 StopTime=20 nsec MaxTimeStep=0.1 nsec. t. VtPulse SRC4 Vlow=0 V Vhigh=3.3 V Delay=0 nsec Edge=linear Rise=62.5 psec Fall=62.5 psec Width=250 psec Period=625 psec. L2a. L1 L=1.0 nH. R1 R=50 Ohm. t. L3a. L9a V_DC SRC1 Vdc=1.2 V. L5a. L15a V_DC SRC2 Vdc=1.8 V. L6a. VtPulse SRC5 Vlow=0 V Vhigh=1.8 V Delay=0 nsec Edge=linear Rise=300 psec Fall=300 psec Width=1200 psec Period=3000 psec. L2 L=1.0 nH. R2 R=100 Ohm L4a L3 L=1.0 nH. L18a V_DC SRC3 Vdc=3.3 V. 圖3-29:高頻單端週期訊號之時域模擬電路圖. 3.0 Port 14 Port 8. Noise Voltage (V). 2.5. 2.0. 1.5. 1.0. 0.5 0. 2. 4. 6. 8. Time (ns). 圖3-30:高頻單端週期訊號之時域模擬結果. 33. 10.

(45) 3-4.3、距 P/G 穿層點處之近處埠與遠處埠之目標阻抗(Target Impedance) 再次以頻域的角度來分析訊號傳輸線穿層於P/G點相對於最近之觀測埠與最遠 之觀測埠之目標阻抗(Target Impedance),藉由頻率-目標阻抗的關係得以了解各觀 測埠相對於訊號傳輸線穿層處的不同影響。於是實驗模擬中便延續章節3-4.1及章節 3-4.2 的 結 果 , 可 觀 測 其 目 標 阻 抗 (Target Impedance, ZT ) 在 頻 率 約 1.6GHz 及 4~5GHz間之的變化來重覆驗證其入射損失與時域模擬的結果 [21]。由圖3-31中之 模 擬 結 果 得 知 於 頻 段 約 為 1.6GHz 時 之 阻 抗 大 小 , 距 離 觀 測 埠 Port8 之 最 近 處 Port7(Near Port) 的 阻 抗 大 小 約 為 27.2 Ω , 是 大 於 距 離 觀 測 埠 Port8 之 最 遠 處 Port14(Far Port)的阻抗大小約為15.12 Ω 。其中目標阻抗 ZT 的大小可由公式(3.1)估 算之 [22][23]。. ZT =. V × tolerance (Ω) ···································································(3.1) I. 式中:. ZT 為目標阻抗(單位歐姆 Ω ), tolerance 為電壓變動容許範圍 V 為工作電壓(單位伏特 V ), I 為工作電流單位安培 A ) 250. Z21 Magnitude (OHm). Port8-14 Port8-7 200. 150. 100. 50. 0 0. 1. 2. 3. 4. 5. Frequency (GHz). 圖3-31:距觀測埠Port8之最近處與最遠處之目標阻抗與頻率關係圖. 34.

(46) 第四章、解耦合電容對構裝基板之共振雜訊的影響 4-1、理想電容與實際非理想電容對雜訊干擾之影響 4-1.1、理想解耦合電容之設計應用 對於抑制P/G平面間電源雜訊的方式之一為去耦合電容(De-coupling Capacitor) 的使用,但使用去耦合電容解決電源雜訊的問題會延伸出所引用電容器的容值大 小、擺放位置以及電容個數等等的設計問題。電容器有理想特性與非理想特性的差 別,於是降低雜訊的效能也會有所不同 [24][25][26][27]。由第3章節中的模擬與分析 得知當有訊號傳輸線穿層經過電源層與接地層間,在P/G層面間會有不同大小的干擾 雜訊產生於它處,尤其以數位單端週期訊號影響最為嚴重。於是利用理想的解耦合 電容於各干擾雜訊耦合處,以推測雜訊能有效的被抑制。圖4-1為理想解耦合電容之 設計應用模擬電路圖,圖中理想解耦合電容應用之容值相關大小整理於表(4-1) 。. S13P SNP1. L17c L18c. L17b. S19P SNP3. L16a. S15P SNP2. L17a L18a. L18b. L19a. L19b. L19c 13. L7c. 12. 11. 10. 1. L8c L9c. 9 2 8 3 4. Ref 6. 5. 7. L16c. L1b L2b. L15c. L7b. L14c L13c. L8b. 15. 1. 14. 13. 2. 11. 3 4. L16b L15b. 12. L14b. 10. 5. 6. 7. Ref. L13b. 8 9. 19. L1a L2a L3a L4a L5a. L10b L11b. L12c. L12b. 17. 16 15 14. 3. 13. 4. 12. 5. L15a L14a L13a L12a L11a. 11 6. L9b. L10c L11c. 18. 1 2. 7. 8. 9. 10 Ref. L6a L7a L8a L9a L10a. L1a. TRANSIENT Tran Tran1 StopTime=20 ns ec Max TimeStep=0.1 nsec. t. VtPuls e SRC4 Vlow=0 V Vhigh=3.3 V Delay =0 nsec Edge=linear Rise=750 ps ec Fall=750 psec Width=3000 psec Period=7500 ps ec. muRata. L8a. V_DC SRC1 Vdc =1.2 V. LLL18 C1 PartNumber=LLL185R71H472MA01 Ty pe="Low ESL ty pe" Value="4700[pF]". LLL18 C2 PartNumber=LLL185C70G105ME01 Type="Low ESL type" Value="1000000[pF]". LLL18 C3 PartNumber=LLL185R71H472MA01 Ty pe="Low ESL ty pe" Value="4700[pF]". LLL18 C4 PartNumber=LLL185C70G105ME01 Type="Low ESL type" Value="1000000[pF]". LLL18 C8 PartNumber=LLL185R71H472MA01 Ty pe="Low ESL ty pe" Value="4700[pF]". LLL18 C6 PartNumber=LLL185C70G105ME01 Type="Low ESL type" Value="1000000[pF]". LLL18 C7 PartNumber=LLL185R71H472MA01 Ty pe="Low ESL ty pe" Value="4700[pF]". LLL18 C5 PartNumber=LLL185C70G105ME01 Type="Low ESL type" Value="1000000[pF]". L14a. L11a. t. L3a. L15a V_DC SRC2 Vdc=1.8 V. L10a. L5a R1 R=50 Ohm. L9a. MURATAInc lude muRata. L7a. L2a. L1 L=1.0 nH. VtPuls e SRC5 Vlow=0 V Vhigh=1.8 V Delay =0 nsec Edge=linear Rise=300 ps ec Fall=300 psec Width=1200 psec Period=3000 ps ec. L6a. L2 L=1.0 nH. R2 R=100 Ohm L4a L3 L=1.0 nH. L18a V_DC SRC3 Vdc =3.3 V. LLL18 C9 PartNumber=LLL185R71H222MA01 Type="Low ESL ty pe" Value="2200[pF]". LLL18 C10 PartNumber=LLL185C70G105ME01 Type="Low ESL type" Value="1000000[pF]". LLL18 C11 PartNumber=LLL185R71H222MA01 Type="Low ESL ty pe" Value="2200[pF]". LLL18 C12 PartNumber=LLL185C70G105ME01 Type="Low ESL type" Value="1000000[pF]". LLL18 C13 PartNumber=LLL185R71H222MA01 Type="Low ESL ty pe" Value="2200[pF]". LLL18 C14 PartNumber=LLL185C70G105ME01 Type="Low ESL type" Value="1000000[pF]". LLL18 C16 PartNumber=LLL185R71H222MA01 Type="Low ESL ty pe" Value="2200[pF]". LLL18 C15 PartNumber=LLL185C70G105ME01 Type="Low ESL type" Value="1000000[pF]". L17a. L19a. L12a. L16a. L13a. 圖4-1:理想解耦合電容之設計應用模擬電路圖 35. LLL18 C17 PartNumber=LLL185R71H472MA01 Ty pe="Low ESL ty pe" Value="4700[pF]". LLL18 C18 PartNumber=LLL185C70G225ME01 Ty pe="Low ESL ty pe" Value="2200000[pF]". LLL18 C19 PartNumber=LLL185R71H472MA01 Ty pe="Low ESL ty pe" Value="4700[pF]". LLL18 C20 PartNumber=LLL185C70G225ME01 Ty pe="Low ESL ty pe" Value="2200000[pF]".

(47) 表 4-1:理想解耦合電容之容值大小整理表 傳輸介面. 電壓大小(V) @ 工作頻率(MHz). 理想容值. DDR2. 1.8 @ 333. 1uF+4.7nF. Core. 1.2 @ 800. 1uF+2.2nF. PCI. 3.3 @ 133. 2.2uF+4.7nF. 4-1.2、實際解耦合電容之設計應用 電容器在實際應用時會有寄生電阻(ESR)與寄生電感(ESL)的產生,進而形成 RLC串聯諧振電路,如同章節2-2.2中所討論,於是進一步探討實際解耦合電容器設 計應用的效能。將理想解耦合電容之設計改成實際電容器之應用(譬如使用電容器製 造與供應商Murata所製造的電容器),圖4-2為非理想解耦合電容之設計應用模擬電 路圖,其非理想解耦合電容應用之容值相關大小與表(4-1)相同,只是將理想解耦合 電容分別改設成Murata的實際值並整理於表(4-2)。. S13P SNP1. L17c L18c. L17b. S19P SNP3. L16a. S15P SNP2. L17a L18a. L18b. L19a. L19b. L19c 13. L7c. 12. 11. 10. L16c. L1b L2b. 9. L15c. L7b. 3. L14c L13c. L8b. 4. 1. L8c L9c. 2 8 3 Ref 4. 5. 6. 7. 15. 1. 14. 13. L16b L15b. 12. 2. 11. 5. 6. 7. Ref. 10. L14b. 9. L13b. 8. 19. L1a L2a L3a L4a L5a. L10b L11b. L12c. L12b. 17. 16 15. 2. 14. 3. 13. 4. 12. 5. L15a L14a L13a L12a L11a. 11 6. L9b. L10c L11c. 18. 1. 7. 8. 9. 10 Ref. L6a L7a L8a L9a L10a. L1a. TRANSIENT Tran Tran1 StopTime=20 ns ec MaxTimeStep=0.1 ns ec. t. VtPuls e SRC4 Vlow=0 V Vhigh=3.3 V Delay =0 ns ec Edge=linear Ris e=750 ps ec Fall=750 ps ec Width=3000 ps ec Period=7500 ps ec. muRata. L8a. V_DC SRC1 Vdc =1.2 V. LLL18 C1 PartNumber=LLL185R71H472MA01 Ty pe="Low ESL ty pe" Value="4700[pF]". LLL18 C2 PartNumber=LLL185C70G105ME01 Ty pe="Low ESL ty pe" Value="1000000[pF]". LLL18 C3 PartNumber=LLL185R71H472MA01 Ty pe="Low ESL ty pe" Value="4700[pF]". LLL18 C4 PartNumber=LLL185C70G105ME01 Ty pe="Low ESL ty pe" Value="1000000[pF]". LLL18 C8 PartNumber=LLL185R71H472MA01 Ty pe="Low ESL ty pe" Value="4700[pF]". LLL18 C6 PartNumber=LLL185C70G105ME01 Ty pe="Low ESL ty pe" Value="1000000[pF]". LLL18 C7 PartNumber=LLL185R71H472MA01 Ty pe="Low ESL ty pe" Value="4700[pF]". LLL18 C5 PartNumber=LLL185C70G105ME01 Ty pe="Low ESL ty pe" Value="1000000[pF]". L14a. L5a R1 R=50 Ohm. L15a V_DC SRC2 Vdc =1.8 V. L10a. L11a. t. L3a. L9a. MURATAInc lude muRata. L7a. L2a. L1 L=1.0 nH. VtPuls e SRC5 Vlow=0 V Vhigh=1.8 V Delay =0 ns ec Edge=linear Ris e=300 ps ec Fall=300 ps ec Width=1200 ps ec Period=3000 ps ec. L6a. L2 L=1.0 nH. R2 R=100 Ohm L4a L3 L=1.0 nH. L18a V_DC SRC3 Vdc=3.3 V. LLL18 C9 PartNumber=LLL185R71H222MA01 Ty pe="Low ESL ty pe" Value="2200[pF]". LLL18 C10 PartNumber=LLL185C70G105ME01 Ty pe="Low ESL ty pe" Value="1000000[pF]". LLL18 C11 PartNumber=LLL185R71H222MA01 Ty pe="Low ESL ty pe" Value="2200[pF]". LLL18 C12 PartNumber=LLL185C70G105ME01 Ty pe="Low ESL ty pe" Value="1000000[pF]". LLL18 C13 PartNumber=LLL185R71H222MA01 Ty pe="Low ESL ty pe" Value="2200[pF]". LLL18 C14 PartNumber=LLL185C70G105ME01 Ty pe="Low ESL ty pe" Value="1000000[pF]". LLL18 C16 PartNumber=LLL185R71H222MA01 Ty pe="Low ESL ty pe" Value="2200[pF]". LLL18 C15 PartNumber=LLL185C70G105ME01 Ty pe="Low ESL ty pe" Value="1000000[pF]". L17a. L19a. LLL18 C17 PartNumber=LLL185R71H472MA01 Ty pe="Low ESL ty pe" Value="4700[pF]". LLL18 C18 PartNumber=LLL185C70G225ME01 Ty pe="Low ESL ty pe" Value="2200000[pF]". LLL18 C19 PartNumber=LLL185R71H472MA01 Ty pe="Low ESL ty pe" Value="4700[pF]". LLL18 C20 PartNumber=LLL185C70G225ME01 Ty pe="Low ESL ty pe" Value="2200000[pF]". L12a. L16a. L13a. 圖4-2:非理想解耦合電容之設計應用模擬電路圖 36.

(48) 表 4-2:非理想解耦合電容之容值大小整理表 非理想容值. 實際 Murata 電容型號. 1uF. Murata LLL185C70G105ME01 (1uF/6mOhm/0.2nH). 2.2uF. Murata LLL185C71H222MA01 (2.2uF/76mOhm/0.2nH). 4.7uF. Murata LLL185C71H472MA01 (4.7uF/47mOhm/0.2nH). 4-1.3、雜訊抑制結果之比對 各觀測埠受穿訊號所影響的雜訊大小與設計應用上理想解耦合電容以及實際解 耦合電容器後的雜訊模擬結果相互比較,比對結果顯示於圖4-3~圖4-12中,於是得 知解耦合電容是抑制雜訊的方法之一,而且理想解耦合電容的雜訊抑制效果優於實 際解耦合電容。. 1.95 Ideal 1uF, 4.7nF Real 1uF, 4.7nF Non-Decap. Noise Voltage (V). 1.90. 1.85. 1.80. 1.75. 1.70. 1.65 0. 2. 4. 6. Time (ns). 圖4-3:Port7之時域模擬結果. 37. 8. 10.

(49) 1.95 Ideal 1uF, 4.7nF Real 1uF, 4.7nF Non-Decap. Noise Voltage (V). 1.90. 1.85. 1.80. 1.75. 1.70. 1.65 0. 2. 4. 6. 8. 10. Time (ns). 圖4-4:Port8之時域模擬結果. 1.95 Ideal 1uF, 4.7nF Real 1uF, 4.7nF Non-Decap. Noise Voltage (V). 1.90. 1.85. 1.80. 1.75. 1.70. 1.65 0. 2. 4. 6. Time (ns). 圖4-5:Port14之時域模擬結果. 38. 8. 10.

(50) 1.95 Ideal 1uF, 4.7nF Real 1uF, 4.7nF Non-Decap. Noise Voltage (V). 1.90. 1.85. 1.80. 1.75. 1.70. 1.65 0. 2. 4. 6. 8. 10. Time (ns). 圖4-6:Port16之時域模擬結果. 1.25 Ideal 1uF, 2.2nF Real 1uF, 2.2nF Non-Decap. Noise Voltage (V). 1.23. 1.21. 1.19. 1.17. 1.15 0. 2. 4. 6. Time (ns). 圖4-7:Port10之時域模擬結果. 39. 8. 10.

(51) 1.25 Ideal 1uF, 2.2nF Real 1uF, 2.2nF Non-Decap. Noise Voltage (V). 1.23. 1.21. 1.19. 1.17. 1.15 0. 2. 4. 6. 8. 10. Time (ns). 圖4-8:Port11之時域模擬結果. 1.25 Ideal 1uF, 2.2nF Real 1uF, 2.2nF Non-Decap. Noise Voltage (V). 1.23. 1.21. 1.19. 1.17. 1.15 0. 2. 4. 6. Time (ns). 圖4-9:Port12之時域模擬結果. 40. 8. 10.

(52) 1.25 Ideal 1uF, 2.2nF Real 1uF, 2.2nF Non-Decap. Noise Voltage (V). 1.23. 1.21. 1.19. 1.17. 1.15 0. 2. 4. 6. 8. 10. 8. 10. Time (ns). 圖4-10:Port13之時域模擬結果. 3.33 Ideal 2.2uF, 4.7nF Real 2.2uF, 4.7nF Non-Decap. Noise Voltage (V). 3.32. 3.31. 3.30. 3.29. 3.28. 3.27 0. 2. 4. 6. Time (ns). 圖4-11:Port17之時域模擬結果. 41.

(53) 3.33 Ideal 2.2uF, 4.7nF Real 2.2uF, 4.7nF Non-Decap. Noise Voltage (V). 3.32. 3.31. 3.30. 3.29. 3.28. 3.27 0. 2. 4. 6. 8. 10. Time (ns). 圖4-12:Port19之時域模擬結果. 4-2、解耦合電容擺放的最佳化設計 4-2.1、解耦合電容擺放於距穿層干擾處之最近處與最遠處之設計應用 使用去耦合電容來解決P/G間雜訊問題的同時所延伸出的應用問題之一便是去 耦合電容擺放位置的設計問題。章節4-1中的設計與模擬是針對每一個設於P/G間的 觀測埠Port皆擺放解耦合電容,但是往往因為擺放的空間有限與成本的考量,於是 找出最重要的擺放位置成為必須探討的課題 [28][29]。如此一來既可避免解耦合電 容的過度使用(over design),同時亦可以降低成本(cost down)。於是本章節挑選具 有單端週期訊號穿層的DDR2 P/G來做實驗,分別選擇距離穿層處(Via)最近埠(Port 8) 與最遠埠(Port14)的兩個埠來加上實際的耦合電容,比較與分析其結果,如圖4-13 與圖4-14所示,圖中箭頭處為所選的觀測埠。表4-3為實際使用Murata電容之電容值 與型號。. 42.

(54) 圖4-13:實際解耦合電容設計於最近埠之示意圖. 圖4-14:實際解耦合電容設計於最遠埠之示意圖. 表 4-3:實際 Murata 電容值與型號 傳輸介面. 實際 Murata 電容值與型號 Murata LLL185C70G105ME01 (1uF/6mOhm/0.2nH) 並聯. DDR2. Murata LLL185C71H472MA01 (4.7uF/47mOhm/0.2nH) 43.

(55) 4-2.2、比對最佳化設計之雜訊抑制結果 探討如何能有效同時能避免過度使用解耦合電容的設計應用,於是於工作頻段 內依序找出最關鍵的埠(Port)是必須的,假設只有單一顆解耦合電容可使用時(成本 上的考量),則選擇距離於穿層處最近埠與最遠埠來擺放,並分別觀測各埠於時域中 所受雜訊影響的不同,應可判斷出最佳的擺放位置。圖4-15~圖4-18中為章節4-2.1 之時域雜訊模擬結果,得知於工作頻段內,解耦合電容擺放於距離穿層處最近埠(Port 8)的雜訊抑制效果優於擺放於最遠埠(Port14)。. 2.00 Real (1uF, 4.7nF) on Port 8, check on Port 7 Real (1uF, 4.7nF) on Port 14, check on Port 7. Noise Voltage (V). 1.95 1.90 1.85 1.80 1.75 1.70 1.65 1.60 0. 2. 4. 6. Time (ns). 圖4-15:Port7之時域模擬結果比較圖. 44. 8. 10.

(56) 2.00 Real (1uF, 4.7nF) on Port 8, Check on Port 8 Real (1uF, 4.7nF) on Port 14, Check on Port 8. Noise Voltage (V). 1.95 1.90 1.85 1.80 1.75 1.70 1.65 1.60 0. 2. 4. 6. 8. 10. Time (ns). 圖4-16:Port8之時域模擬結果比較圖. 2.00. Noise Voltage (V). 1.95. Real (1uF, 4.7nF) on Port 8, Check on Port 14 Real (1uF, 4.7nF) on Port 14, Check on Port 14. 1.90 1.85 1.80 1.75 1.70 1.65 1.60 0. 2. 4. 6. Time (ns). 圖4-17:Port14之時域模擬結果比較圖. 45. 8. 10.

(57) 2.00. Noise Voltage (V). 1.95. Real (1uF, 4.7nF) on Port 8, Check on Port 16 Real (1uF, 4.7nF) on Port 14, Check on Port 16. 1.90 1.85 1.80 1.75 1.70 1.65 1.60 0. 2. 4. 6. Time (ns). 圖4-18:Port16之時域模擬結果比較圖. 46. 8. 10.

(58) 第五章、結論 本論文探討如何於電子構裝基板上訊號線路被佈局並兼顧訊號完整性(SI)前, 先行顧全電源完整性(PI)的設計與驗證,確保相關電源受雜訊的干擾能降到最低同時 使電源能穩定的供應與傳輸,進而確保IC與系統的正常運作。於是當收集完成IC與 封裝基板等相關資訊後,首先需評估與決定封裝基板的層數與導電層的設計,透過 相關電子輔助模擬軟體(如: HFSS、ADS等等)的驗證,可得知探討於電源層與接地 層兩平行板間在未有任何傳輸線穿層經時的自然共振特性,此即為頻域的模擬分 析。再來則進一步設計引入較具干擾雜訊的數位週期訊號傳輸線(包含PCI單端週期 訊號與DDR2差動週期訊號)並穿層經過電源層與接地層,觀測其整個電源層面與接 地層面間受此穿層訊號所引發的雜訊情形,並針對於所應用的頻段(一般為工作頻率) 內何處的雜訊影響最為嚴重,則可避免重要且較容易受到干擾之傳輸訊號及相關的 供應電源設計經過於此處,以得到相當程度的保護,此即為時域的模擬分析。最後 引入降低雜訊干擾的解決方案如解耦合電容的設計應用,並設法找出最佳擺放解耦 合電容的位置與適當的電容值,以期望達到最佳的雜訊抑制效結果。於是可以整理 出電源完整性設計與驗證的相關流程,如圖5-1所示。同時可以得到以下幾點總結: 1. 基板線路佈局時,應先顧全電源完整性(Power Integrity, PI)的設計。 2. 訊號穿層經過電源層(P)與接地層間(G),會在P/G層間各點處造成不同程度 的雜訊干擾,尤其以數位單端週期訊號所造成的雜訊干擾最嚴重。 3. 穿層時所造成的雜訊,以較低頻段(窄頻)的雜訊而言,距離穿層點(Via)越近 的雜訊干擾越嚴重,於是在穿層點附近擺放解耦合電容去降低干擾雜訊的效 果會優於較遠處。然而當雜訊是具有較高頻的成份時(寬頻),除了時域 (T-Domain)的模擬外,同時須具備頻域(F-Domain)的模擬驗證,加以重覆驗 證,於是須先確定所關心與想要解決的頻段後,之後透過頻域與時域的模擬 驗證,則可更精準的預測干擾雜訊分佈的狀態。 未來展望則為製作實際樣品(Package Sample)與建立實際運作系統並加以運 作驗證以及量測比對之。. 47.

(59) IC與構裝基板的相關資訊取得與分析. 1. 決定構裝基板的架構與層數 2. 決定構裝基板的導電層別 3. 電源層面(P)與接地層面(G)的設計 4. 選擇並佈局高速、具干擾性質的傳輸訊號. 1. 建立所設計的模組(Model) (如用HFSS) 2. 平均設定多個觀測埠(Port)於P/G間 3. 模擬該模組的S參數(S-Parameter). 1. 由電路模擬器(如ADS)模擬時域(T-Domain)的結果 2. 由電路模擬器(如ADS)模擬頻域(F-Domain)的結果 3. 分析與取得較具干擾的觀測埠(Port). 1. 導入解耦合電容(Decoupling Capacitor)的解決方案 2. 於具干擾的觀測埠(Port)處加入解耦合電容. 否. 是否成功與正確的找出關鍵埠 並有效達到雜訊的抑制?. 是 結束. 圖 5-1:電源完整性設計與驗證流程圖. 48.

(60) 參考文獻 [1] S. H. Hall, G. W. Hall, and J. A. McCall, “High-Speed Digital System Design”, John Wiley & Sons, INC., 2000. [2]. D. Brooks, “Signal Integrity Issues and Printed Circuit Board Design”, Prentice Hall PTR, 2003.. [3]. D. K. Cheng, “Field and Wave Electromagnetics”, Addison Wesley, 1989.. [4]. B. R. Archambeault, J. L. Drewniak, “PCB Design for Real-World EMI Control”, Kluwer Academic Publishers, 2002.. [5] J. S. Pak, J. Kim, H. Lee, J. G. Byun, J. Kim, “Coupling of Through-Hole Signal Via to Power/Ground Resonance and Excitation of Edge Radiation in Multi-Layer PCB”, in Proc. IEEE Int. Symp. Electromagn. Compat., vol. 1, pp. 231-235, Aug. 2003. [6] J. G. Yook, V. Chandramouli, L. P. B. Katehi, K. A. Sakallah, T. R. Arabi, T. A. Schreyer, “Computation of Switching Noise in Printed Circuit Boards”, IEEE Trans. Compat., on Package and Manufact., vol. 20, pp. 64-75, Mar. 1997. [7] J. Fang, Y. Liu, Y. Chen, Z. Wu, A. Agrawal, “Modeling of Power/Ground Plane Noise in High Speed Digital Electronics Packaging”, IEEE on Elec. Performance of Elec. Packaging, pp. 206-208, Oct. 1993. [8]. N. Jain, J. Silvestro, Z. Cendes, S. Potluri, “SI Issues Associated with High Speed Packages”, IEEE on Elec. Packaging Tech. Conf., pp. 310 –312, 1997. [9] S. T. Chen, C. W. Tsai, S. M. Wu, C. P. Hung, T. L. Wu, “Chip-Level model of Switching Noise Coupling on Integrated System Combining Package and Printed Circuit Board”, EMC Europe, Eindhoven, Netherland, vol. 1, pp. 420-424, Sep. 2004 [10] E. Liu, Z. Z. Oo, E. P. Li, “Analysis of Rectangular Power-Ground Plane Pairs for Noise Suppression”, IEEE on Elec. Syst. Tech. Conf., vol. 1, pp. 241-246, Sept. 2006.. 49.

參考文獻

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