4-1、理想電容與實際非理想電容對雜訊干擾之影響
4-1.1、理想解耦合電容之設計應用
對於抑制P/G平面間電源雜訊的方式之一為去耦合電容(De-coupling Capacitor) 的使用，但使用去耦合電容解決電源雜訊的問題會延伸出所引用電容器的容值大 小、擺放位置以及電容個數等等的設計問題。電容器有理想特性與非理想特性的差 別，於是降低雜訊的效能也會有所不同 [24][25][26][27]。由第3章節中的模擬與分析 得知當有訊號傳輸線穿層經過電源層與接地層間，在P/G層面間會有不同大小的干擾
L1a L6a
L4a L2a
L9a L15a L18a
L10a
Ty pe="Low ESL ty pe"
PartNumber=LLL185R71H472MA01 LLL18
C17 Value="4700[pF]"
Ty pe="Low ESL ty pe"
PartNumber=LLL185R71H472MA01
LLL18 C20 Value="2200000[pF]"
Ty pe="Low ESL ty pe"
PartNumber=LLL185C70G225ME01 LLL18
C18 Value="2200000[pF]"
Ty pe="Low ESL ty pe"
PartNumber=LLL185C70G225ME01
LLL18 C7 Value="4700[pF]"
Ty pe="Low ESL ty pe"
PartNumber=LLL185R71H472MA01 LLL18
C8 Value="4700[pF]"
Ty pe="Low ESL ty pe"
PartNumber=LLL185R71H472MA01 LLL18
C3 Value="4700[pF]"
Ty pe="Low ESL ty pe"
PartNumber=LLL185R71H472MA01 LLL18
C1 Value="4700[pF]"
Ty pe="Low ESL ty pe"
PartNumber=LLL185R71H472MA01
LLL18 C9 Value="2200[pF]"
Type="Low ESL ty pe"
PartNumber=LLL185R71H222MA01 LLL18 C10 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
LLL18 C11 Value="2200[pF]"
Type="Low ESL ty pe"
PartNumber=LLL185R71H222MA01 LLL18 C12 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
LLL18 C13 Value="2200[pF]"
Type="Low ESL ty pe"
PartNumber=LLL185R71H222MA01 LLL18 C14 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
LLL18 C15 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01 LLL18
C16 Value="2200[pF]"
Type="Low ESL ty pe"
PartNumber=LLL185R71H222MA01 LLL18
C2 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
LLL18 C4 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
LLL18 C6 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
LLL18 C5 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
VtPuls e SRC5
Period=3000 ps ec Width=1200 psec Fall=300 psec Rise=300 ps ec Edge=linear Delay =0 nsec Vhigh=1.8 V Vlow=0 V t VtPuls e
SRC4
Period=7500 ps ec Width=3000 psec Fall=750 psec Rise=750 ps ec Edge=linear Delay =0 nsec Vhigh=3.3 V Vlow=0 V
t R1
R=50 Ohm
R2 R=100 Ohm L2 Vdc=1.8 V
V_DC SRC3 Vdc =3.3 V MURATAInc lude
muRata Max TimeStep=0.1 nsec StopTime=20 ns ec
TRANSIENT
表 4-1：理想解耦合電容之容值大小整理表 電容分別改設成Murata的實際值並整理於表(4-2)。
L19a
L1a L6a
L4a L2a
L9a L15a L18a
L10a
Type="Low ESL type"
PartNumber=LLL185R71H472MA01 LLL18
C17 Value="4700[pF]"
Type="Low ESL type"
PartNumber=LLL185R71H472MA01
LLL18 C20 Value="2200000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G225ME01 LLL18
C18 Value="2200000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G225ME01
LLL18 C7 Value="4700[pF]"
Type="Low ESL type"
PartNumber=LLL185R71H472MA01 LLL18
C8 Value="4700[pF]"
Type="Low ESL type"
PartNumber=LLL185R71H472MA01 LLL18
C3 Value="4700[pF]"
Type="Low ESL type"
PartNumber=LLL185R71H472MA01 LLL18
C1 Value="4700[pF]"
Type="Low ESL type"
PartNumber=LLL185R71H472MA01
LLL18 C9 Value="2200[pF]"
Type="Low ESL type"
PartNumber=LLL185R71H222MA01 LLL18 C10 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
LLL18 C11 Value="2200[pF]"
Type="Low ESL type"
PartNumber=LLL185R71H222MA01 LLL18 C12 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
LLL18 C13 Value="2200[pF]"
Type="Low ESL type"
PartNumber=LLL185R71H222MA01 LLL18 C14 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
LLL18 C15 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01 LLL18
C16 Value="2200[pF]"
Type="Low ESL type"
PartNumber=LLL185R71H222MA01 LLL18
C2 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
LLL18 C4 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
LLL18 C6 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
LLL18 C5 Value="1000000[pF]"
Type="Low ESL type"
PartNumber=LLL185C70G105ME01
VtPulse SRC5
Period=3000 psec Width=1200 psec Fall=300 psec Rise=300 psec Edge=linear Delay=0 nsec Vhigh=1.8 V Vlow=0 V t VtPulse
SRC4
Period=7500 psec Width=3000 psec Fall=750 psec Rise=750 psec Edge=linear Delay=0 nsec Vhigh=3.3 V Vlow=0 V
t R1
R=50 Ohm
R2 R=100 Ohm L2 Vdc=1.2 V
V_DC SRC2 Vdc=1.8 V
V_DC SRC3 Vdc=3.3 V MURATAInclude MaxTimeStep=0.1 nsec StopTime=20 nsec
TRANSIENT
表 4-2：非理想解耦合電容之容值大小整理表
4-1.3、雜訊抑制結果之比對
各觀測埠受穿訊號所影響的雜訊大小與設計應用上理想解耦合電容以及實際解 耦合電容器後的雜訊模擬結果相互比較，比對結果顯示於圖4-3~圖4-12中，於是得 知解耦合電容是抑制雜訊的方法之一，而且理想解耦合電容的雜訊抑制效果優於實 際解耦合電容。
0 2 4 6 8 10
Time (ns) 1.65
1.70 1.75 1.80 1.85 1.90 1.95
N o is e Vo lt a g e ( V)
Ideal 1uF, 4.7nF Real 1uF, 4.7nF Non-Decap
圖4-3：Port7之時域模擬結果
非理想容值 實際 Murata 電容型號
1uF Murata LLL185C70G105ME01 (1uF/6mOhm/0.2nH) 2.2uF Murata LLL185C71H222MA01 (2.2uF/76mOhm/0.2nH) 4.7uF Murata LLL185C71H472MA01 (4.7uF/47mOhm/0.2nH)
0 2 4 6 8 10 Time (ns)
1.65 1.70 1.75 1.80 1.85 1.90 1.95
N o is e Vo lt a g e ( V)
Ideal 1uF, 4.7nF Real 1uF, 4.7nF Non-Decap
圖4-4：Port8之時域模擬結果
0 2 4 6 8 10
Time (ns) 1.65
1.70 1.75 1.80 1.85 1.90 1.95
N o is e Vo lt a g e ( V)
Ideal 1uF, 4.7nF Real 1uF, 4.7nF Non-Decap
圖4-5：Port14之時域模擬結果
0 2 4 6 8 10 Time (ns)
1.65 1.70 1.75 1.80 1.85 1.90 1.95
N o is e Vo lt a g e ( V)
Ideal 1uF, 4.7nF Real 1uF, 4.7nF Non-Decap
圖4-6：Port16之時域模擬結果
0 2 4 6 8 10
Time (ns) 1.15
1.17 1.19 1.21 1.23 1.25
N o is e Vo lt a g e ( V)
Ideal 1uF, 2.2nF Real 1uF, 2.2nF Non-Decap
圖4-7：Port10之時域模擬結果
0 2 4 6 8 10 Time (ns)
1.15 1.17 1.19 1.21 1.23 1.25
N o is e Vo lt a g e ( V)
Ideal 1uF, 2.2nF Real 1uF, 2.2nF Non-Decap
圖4-8：Port11之時域模擬結果
0 2 4 6 8 10
Time (ns) 1.15
1.17 1.19 1.21 1.23 1.25
N o is e Vo lt a g e ( V)
Ideal 1uF, 2.2nF Real 1uF, 2.2nF Non-Decap
圖4-9：Port12之時域模擬結果
0 2 4 6 8 10 Time (ns)
1.15 1.17 1.19 1.21 1.23 1.25
N o is e Vo lt a g e ( V)
Ideal 1uF, 2.2nF Real 1uF, 2.2nF Non-Decap
圖4-10：Port13之時域模擬結果
0 2 4 6 8 10
Time (ns) 3.27
3.28 3.29 3.30 3.31 3.32 3.33
N o is e Vo lt a g e ( V)
Ideal 2.2uF, 4.7nF Real 2.2uF, 4.7nF Non-Decap
圖4-11：Port17之時域模擬結果
0 2 4 6 8 10 Time (ns)
3.27 3.28 3.29 3.30 3.31 3.32 3.33
N o is e Vo lt a g e ( V)
Ideal 2.2uF, 4.7nF Real 2.2uF, 4.7nF Non-Decap
圖4-12：Port19之時域模擬結果
4-2、解耦合電容擺放的最佳化設計
4-2.1、解耦合電容擺放於距穿層干擾處之最近處與最遠處之設計應用
使用去耦合電容來解決P/G間雜訊問題的同時所延伸出的應用問題之一便是去 耦合電容擺放位置的設計問題。章節4-1中的設計與模擬是針對每一個設於P/G間的 觀測埠Port皆擺放解耦合電容，但是往往因為擺放的空間有限與成本的考量，於是 找出最重要的擺放位置成為必須探討的課題 [28][29]。如此一來既可避免解耦合電 容的過度使用(over design)，同時亦可以降低成本(cost down)。於是本章節挑選具 有單端週期訊號穿層的DDR2 P/G來做實驗，分別選擇距離穿層處(Via)最近埠(Port 8) 與最遠埠(Port14)的兩個埠來加上實際的耦合電容，比較與分析其結果，如圖4-13 與圖4-14所示，圖中箭頭處為所選的觀測埠。表4-3為實際使用Murata電容之電容值 與型號。
圖4-13：實際解耦合電容設計於最近埠之示意圖
圖4-14：實際解耦合電容設計於最遠埠之示意圖
表 4-3：實際 Murata 電容值與型號
傳輸介面 實際 Murata 電容值與型號
Murata LLL185C70G105ME01 (1uF/6mOhm/0.2nH)
4-2.2、比對最佳化設計之雜訊抑制結果
探討如何能有效同時能避免過度使用解耦合電容的設計應用，於是於工作頻段 內依序找出最關鍵的埠(Port)是必須的，假設只有單一顆解耦合電容可使用時(成本 上的考量)，則選擇距離於穿層處最近埠與最遠埠來擺放，並分別觀測各埠於時域中 所受雜訊影響的不同，應可判斷出最佳的擺放位置。圖4-15~圖4-18中為章節4-2.1 之時域雜訊模擬結果，得知於工作頻段內，解耦合電容擺放於距離穿層處最近埠(Port 8)的雜訊抑制效果優於擺放於最遠埠(Port14)。
0 2 4 6 8 10
Time (ns) 1.60
1.65 1.70 1.75 1.80 1.85 1.90 1.95 2.00
N o is e Vo lt a g e ( V)
Real (1uF, 4.7nF) on Port 8, check on Port 7 Real (1uF, 4.7nF) on Port 14, check on Port 7
圖4-15：Port7之時域模擬結果比較圖
0 2 4 6 8 10 Time (ns)
1.60 1.65 1.70 1.75 1.80 1.85 1.90 1.95 2.00
N o is e Vo lt a g e ( V)
Real (1uF, 4.7nF) on Port 8, Check on Port 8 Real (1uF, 4.7nF) on Port 14, Check on Port 8
圖4-16：Port8之時域模擬結果比較圖
0 2 4 6 8 10
Time (ns) 1.60
1.65 1.70 1.75 1.80 1.85 1.90 1.95 2.00
N o is e Vo lt a g e ( V)
Real (1uF, 4.7nF) on Port 8, Check on Port 14 Real (1uF, 4.7nF) on Port 14, Check on Port 14
圖4-17：Port14之時域模擬結果比較圖
0 2 4 6 8 10 Time (ns)
1.60 1.65 1.70 1.75 1.80 1.85 1.90 1.95 2.00
N o is e Vo lt a g e ( V)
Real (1uF, 4.7nF) on Port 8, Check on Port 16 Real (1uF, 4.7nF) on Port 14, Check on Port 16
圖4-18：Port16之時域模擬結果比較圖