第一章 緒論
1.1 研究背景與動機
利用半導體材料的獨特性能，人類開發了各種精美的元件，改變了我們的世界。
自 1998 年以來，電子行業是世界上最大的行業，而半導體元件是該行業的基礎。談 到半導體的起源，1947 年，雙極性接面型電晶體(Bipolar Junction Transistor, BJT)誕生 了，它的出現對半導體產業帶來前所未有的影響，William Shockley、John Bardeen 和 Walter Brattain 三位科學家也因發現電晶體效應獲得了諾貝爾物理學獎，這也宣告了 早期體積龐大的真空管時代結束，進入了電晶體的世代，然後開始有了積體電路 (Integrated Circuit, IC)的概念。1960 年，發明了金屬氧化物半導體場效應電晶體 (MOSFET)。 MOSFET 成為積體電路中必不可少的元素，並且是影響過去幾十年最 重要的電晶體結構。
從次微米到深次微米(Deep Submicron)的連續微型化，到當今尺寸小於 0.1μm 的 奈米元件，隨之而來的是製程上的許多困難，摩爾定律也受到物理極限的挑戰。摩 爾定律(Moore's law)是由戈登·摩爾(Gordon Moore)於 1965 年提出的，該定律預測單個 矽晶片上電晶體的數量密度每 18 個月將增加一倍，因此可以在晶片上容納更多的電 晶體。改善製造成本的降低，這可以有效地提高操作速度並降低功耗。因此，半導 體產業的研究以摩爾定律為重要藍圖。
對於更高的元件密度，仍然有必要繼續減小等效通道長度，並且源極和汲極之 間的電場將改變以影響電荷分佈。這些短通道元件表現出許多長通道元件無法預料 的現象，這些現象稱為“短通道效應”[16]，並且會產生許多負面影響，例如：漏極引 起的勢壘降低(DIBL)，擊穿和穿透現象(Punch-Through)，閘極洩漏電流(leakage)等等，
這些影響元件特性的現象限制了小型化製程的發展。
不斷在提出各種抑制上述負面影響的製程方法，如源/汲工程與基板工程，期望 通過改變摻雜濃度來克服短通道效應；Intel 也在 45 nm 的製程中引入高介電系數的介
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電層，以抑制閘極漏電流並增加物理氧化層厚度，但即便抑制了負面影響，這些製 程 方 法 仍 在 元 件 中 不 斷 微 縮 ， 同 時 又 引 入 了 介 面 密 度 較 高 、 降 低 載 子 遷 移 率 (Mobility)等缺點，再次遇到了元件縮小化的瓶頸。許多研究團隊已經開始發展不同 的元件結構，並且在具最大發展潛力的立體結構之鰭式場效電晶體 FinFET 中脫穎而 出，Intel 也於 2012 年在自己 22 nm 的 Ivy Bridge 處理器架構中率先量產 FinFET，後 來各大半導體廠陸續跟進並持續推進製程節點。台灣積體電路公司(TSMC)已量產 10 奈米製程，並已著手興建 5 奈米新廠，此立體架構的 FinFET 成功取代了發展多年的 平面MOSFET。
近年來，迫切開發智慧型手機、物聯網(Internet of things, IOT)等低功耗的電子發 展需求，其中 Tunneling FET(TFET)和 Negative Capacitance FET(NCFET)是目前被證 實有別於傳統Si-based FET 去突破<60mV/dec sub-threshold swing(SS)熱物理極限，使 得電晶體可以在更小的偏壓導通。由於 TFET 最大問題在於 Ion並不容易提升，並且 與 Ioff有 Trade off 之效果，而且負電容還可以跟 FinFET 結合，因此負電容效應場效 電晶體(NCFET)更具有發展成為低功耗電晶體元件優勢[14]。本論文將對具有負電容 效應之場效電晶體在不同鰭寬度下進行電性分析，並經過熱載子注入後來研究其元 件可靠度以及電性變化，目前相關研究不多，因此作為本篇論文的研究方向。
1.2 文獻探討
近30 年來，隨著 CMOS 製程不斷改進和元件微縮，電晶體可以做得越來越小，
晶圓上電晶體數量不斷增加，開關速度也隨著加速提高，電晶體縮小，IC 性能不斷 提高。然而，由於尺寸不斷微縮，再次微米級進入奈米級後，電晶體還面臨物理極 限，這也增加了製程難度，伴隨著嚴重的短通道效應，以及過薄氧化層造成的漏電 流等惱人的問題，尋求其他提升元件性能的方法也非常重要。具有極低的低功率元 件對於新興應用具有吸引力，例如高端計算單元或電池供電的便攜式電子產品，為 了實現低功耗，MOSFET 必須在較小的汲極電壓(VD)下工作，並要求較低的次臨界 擺幅值(SS)以實現相同性能。但是在室溫(300K)下受波茲曼分佈限制的 MOSFET 的
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SS 最小值為 60mV/dec，為了克服這個限制，近年來開發了一種新的元件，稱為 SS 低於60mV/dec 的負電容 FET。
2014 年，在平面 Si MOSFET 上將鐵電 HfZrO2層感應high-K 閘極電介質，接著 在閘極層中使用各種鐵電材料，以獲得更陡峭的 SS[5]。基於 Hf 的 FeFET 與 CMOS 具有高度兼容性的優勢，不久就被引入到 FinFET 結構上，與傳統平面 MOSFET 不 同，3D 構造的 FinFET 在製造時遇到了有關鰭側壁粗糙度的問題，因為鰭側壁的粗糙 度影響了FinFET 整體的性能，例如臨界電壓(Vth)、DIBL 與次臨界擺幅(SS)。對於規 格化的 FinFET 電晶體，通道的寬度需要縮小至奈米級以提高段通道的抗擾度。然而，
具有窄通道寬度的 FinFET 具有嚴重的鰭側壁粗糙度問題和較高的陷阱密度(Dit)，這 可能會使負電容FinFET 的 SS 惡化。根據文獻資料，具有較寬鰭寬度的 NCFET 經常 顯示 SS 低於 60mV/dec 超過 ID的兩個數量級[7]。隨著鐵電材料應用於 FinFET 結構 後，SS 低於 60mV/dec 通常低於 ID的兩個數量級[8]。因此通道尺寸可能會影響 NCFET 的電性，從而導致有超陡峭的 SS 產生。
另一方面，事實證明氣體退火製程可有效提高CMOS FinFET 中的表面粗糙度[9]，
由於蝕刻側壁引起的介面缺陷可通過氫氣鈍化而減少，因此我們在 NCFET 的閘極推 疊上使用氣體熱退火來改善元件特性，並進一步分析電性，例如SS 和遲滯。
1.3 論文架構
本論文在探討不同鰭寬度(Fin Width)下對具負電容效應之場效電晶體(NCFET)元 件電性影響，為了進行更詳盡，更深入的分析，我們使用熱載子注入實驗對 NCFET 元件進行了長時間的可靠度測試以及探討經過快速熱退火(RTA)後元件的電性受到的 影響。
本論文主要內容分為五個章節:
第一章:緒論
敘述研究動機與背景，以及NCFET 元件文獻探討 第二章:基礎理論與實驗方法
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對負電容效應場效電晶體之結構及製程做概論，再介紹量測所採用的各項軟硬 體設備、實驗方法以及各項電性量測的基礎理論
第三章:不同鰭寬度之元件基本電性與可靠度研究 此章節分為兩節
1.不同鰭寬度之 NCFET 元件基本電性 2.不同鰭寬度之 NCFET 元件可靠度分析
第四章: 經過快速熱退火前後之元件基本電性與可靠度研究 此章節分為兩節
1. 快速熱退火後之元件基本電性
2. 快速熱退火後之可靠度研究結果分析 第五章:結論與未來展望
總結上述實驗結果，統整不同鰭寬度以及快速熱退火後對於負電容場效電晶體 (NCFET)之影響與討論，並提出未來展望的方向。
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