1.1 研究背景與動機
近年來時代的進步，伴隨著科技的發展，自然界的訊號都是以連續的類比訊 號呈現，像光線、聲音、溫度等；這些類比訊號需要一個媒介，將類比訊號轉換 成數位訊號，而這個媒介就是－『類比數位轉換器』（Analog-to-Digital Converter，
簡稱 ADC），將類比訊號轉換為數位訊號。有了轉換器的出現，使得人類生活進 入了數位的時代，數位訊號的好處有很多，數位訊號比較可靠且可程式化、數位 電路比較不會受到雜訊及製程漂移的影響。因此在數位的時代，類比數位及數位 類比轉換器(ADC/DAC)也更加的重要。一般而言，類比至數位轉換器的操作速度 與解析度為取捨（trade off）關係，要有高解析度，就必須犧牲操作速度；相反 的，想要有高操作速度，就必須犧牲解析度。根據不同需求，所設計的類比至數 位轉換器的架構也會有所不同。
積體電路設計的發展，在製程技術持續精進的支援下，邁入奈米時代。低功 率、高效能的晶片成為主流趨勢。在數位電路設計來說，降低供應電壓，是最直 接達成低功耗的；但受限於電晶體的臨界電壓(threshold voltage)並沒有隨著製程 技術的進步而等比例的降低，降低供應電壓往往導致電晶體驅動能力不足而造成 電路效能的降低，使得類比電路在低電壓要維持相同效能的設計上將面臨考驗。
在近期的文獻當中，有許多應用於低電壓的電路被提出[6][7][8][9][10][11][12]，
其共同點是透過一些電路設計的技巧，來克服電晶體操作在低電壓時的劣勢，來 達成低電壓的設計得以實現在產品上。
1.2 混合信號系統概述
圖 1-1 為混合信號系統的方塊圖[4]，因為類比數位轉換器大多操作在兩倍頻 寬的奈是取樣頻率，為了避免雜訊摺疊與干擾，所以前端有一個可以過濾掉頻帶 以上之信號的抗交連濾波器(anti-aliasing filter)，之後進入到操作於奈奎氏(Nyquist) 頻寬之取樣保持電路(sample-and-hold circuit)產生一個非時變之信號，供給類比數 位轉換器(ADC)執行量化的處理，所產生的數位型態資料將透過數位信號處理系 統(digital signal processing)進行編碼重整，再將數位資料交付予數位類比轉換器 (DAC)做信號的重組，最後透過一個還原濾波器(reconstruction filter)來進行週期 信號的還原。
DSP ADC
Anti-aliasing S/H
Filter (AAF) DAC Reconstruction
Filter (RCF)
Analog fs=2fB Digital fs=2fB Analog
Input Output
圖 1-1 混合信號系統架構
本論文為設計一個低功率類比數位轉換器，使提升混合信號系統之效能。首 先，我們針對具低耗能特色之逐次逼近式類比數位轉換器(SAR ADC)架構做探 討，藉由創新的電路設計來降低平均功率消耗值。
該設計流程中，以數學推導證明提出架構之可行性，並且利用電路擬真軟體 Hspice與Cadence來模擬並實現，最後再透過晶片的Tape out及電路量測，來達成 實現低耗能ADC之目標。
本論文使用TSMC 0.18 m 1P6M CMOS製程，本論文提出二次浮動開關電容 式 SAR ADC 在 奈 式 取 樣 頻 寬 的 規 格 下 ， 可 達 到 的 品 質 因 數 FOM 值 為 105.86-fJ/conversion-step。另外，在分裂式浮動開關之SAR ADC架構下，可達到 的品質因數FOM值為29.47-fJ/conversion-step。
1.3 論文架構與研究方法
本論文共分為六個章節，本章節已介紹研究背景與動機，以及概述 ADC 的 類型外，其後各章節的內容介紹將闡述如下；
第二章 本章節將說明類比數位轉換器的基本觀念，進而介紹標準型態之逐次逼 近式類比數轉換器。
第三章 介紹 SAR ADC 所需的電路元件，如取樣保持電路、比較器及符合 SAR ADC 之運算邏輯的暫存器設計等。
第四章 討論所提出 SAR ADC 電路的設計，二次浮動開關電容式 SAR ADC 架 構和分裂式浮動開關之 SAR ADC 架構。
第五章 實現兩個新穎架構：並模擬及量測電路表現。
第六章 總結本論文所提出之電路架構與未來展望。