高效能逐次逼近式類比數位轉換器的設計與實現

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(1)國立臺灣師範大學應用電子科技學系碩士論文. 指導教授：郭建宏博士高效能逐次逼近式類比數位轉換器的設計與實現 Design and Implementation of Energy Efficient Successive-Approximation Analog-to-Digital Converters. 研究生：林翰江撰. 中華民國 102 年 08 月.

(2) 高效能逐次逼近式類比數位轉換器的設計與實現. 學生：林翰江. 指導教授：郭建宏. 國立臺灣師範大學應用電子科技學系碩士班. 摘. 要. 積體電路設計在製程技術的進步之下，製程技術提升可以大量降低電路佈局的面積，也使得電路運作的電壓因而縮小，使得低功率與高效能的電路設計不斷推出。可攜式的電子產品在消費市場上越來越多，輕薄短小以及電池的長時效性要求，漸漸成為電路設計之主流；尤其是應用在人體或生物上的植入性醫學晶片，為了能達到長時間使用不更換的目標，低功率在電路的設計上，更顯得重要。在眾多的類比數位轉換器中，逐次逼近式類比數位轉換器 (successive approximation register analog-to-digital converter, SAR ADC)最適合應用在低功率的系統中，此架構僅需一顆比較器即可完成資料轉換，這項優點可大幅地縮減資料轉換所消耗的功耗。在本論文中，提出兩種架構分別為，二次浮動開關電容式 SAR ADC 和分裂式浮動開關 SAR ADC 架構。在二次浮動開關電容式 SAR ADC 此架構中，DAC 部分的功率消耗相較於傳統切換技術之 DAC 架構，所提出方法可有效的節省 97.57%的平均能量，採用 TSMC 0.18-μm 1P6M 的標準製程完成，在奈式取樣頻寬的規格下，分別可達到的品質因數 FOM 值為 105.86-fJ/conversion-step。另外，在分裂式浮動開關之 SAR ADC 架構，在電容佈局方面，相較於傳統 DAC 架構可節省 96.875%的電容佈局面積，採用 TSMC 0.18-μm 1P6M 的標準製程完成，分別可達到的品質因數 FOM 值為 29.47-fJ/conversion-step。關鍵字：類比數位轉換器、逐次逼近暫存器、電容式數位類比轉換電路、品質因數 FOM. I.

(3) Design and Implementation of Energy Efficient Successive-Approximation Analog-to-Digital Converters Student：Han-Chiang Lin. Advisors：Dr. Chien-Hung Kuo. Department of Applied of Electronics Technology National Taiwan Normal University. ABSTRACT. With the development of modern CMOS fabrication, the advancement of fabrication processing is capable of reducing the area of integrated circuit layout and lowering the voltage during circuit operation, producing a constant stream of low-power and high-performance circuits. With the raising number of portable electronic devices, portability as well as battery endurance have become the mainstream of chips performance. Especially in the application of human or biological implantation, the importance of low-power circuit design become much greater. Among different type of analog-to-digital converters (ADC), successive approximation register (SAR) is the most appropriate for low-power designs. Becouse it only takes one comparator to complete the whole sampling data during each conversion phase, which significantly reduces the power dissipation.. In this thesis, there are two schemes：(1) double partial FCS scheme based single-ended SAR ADC, (2) the partial FCS scheme based differential SAR ADC .Applying double partial FCS scheme based single-ended SAR ADC can efficiently reduce 97.57% of average switching energy compared to the conventional DAC approach. Constructed by TSMC 0.18-μm 1P6M process technology, the II.

(4) presented SAR ADC can achieve 105.86-fJ/conversion-step figure of merit (FOM) in the Nyquist bandwidth. In addition, applying the partial FCS scheme based differential SAR ADC can efficiently reduce 96.875% of Capacitor layout area compared to the conventional DAC approach. Constructed by TSMC 0.18-μm 1P6M process technology, the presented SAR ADC can achieve 29.47-fJ/conversion-step figure of merit (FOM).. Keywords: Analog-to-digital converter, successive approximation register, capacitive DAC array, figure of merit (FOM). III.

(5) 誌. 謝. 本碩士論文得以順利完成，首先要感謝我的指導教授郭建宏博士這段期間的照顧與指導，並且提供良好的研究環境，使得我的研究及論完撰寫得以順利完成。另外要感謝我的口試委員黃育賢博士、陳建中博士與宋國明博士能撥冗參與口試，並且給予寶貴的建議及指正，使本論文更加完整。. 其次，感謝實驗室的各位學長在我遇到困難需幫助的時候，提供我寶貴的意見與幫助，使得我在研究既完整又有效率。特別感謝謝正恩學長，在研究上幫助我克服研究時的盲點，提供寶貴的看法與意見，讓我學到很多。當然還要感謝我的同學們，互相陪伴扶持，讓我在研究所生活增添了許多色彩。感謝實驗室學弟妹們幫忙，處理實驗室大大小小的事情，才能讓實驗環境有效運作，在此祝福你們研究順利。另外，還要感謝系辦的助教們，對於學校或系上的所有瑣碎事務，皆能給予我最大的協助，感謝您們。. 最重要的是感謝我的父母及家人，養育我、栽培我，讓我能衣食無虞的投入研究，您們的支持是我最強而有力的後盾。謹以本論文獻給我最摯愛的家人和關心我的好友們，所有喜悅與您們共同分享。. 林翰江 2013.08.27 NTNUAET LAB514 IV.

(6) 目. 錄. 中文摘要 .........................................................................................................................I 英文摘要 ........................................................................................................................II 誌. 謝 .......................................................................................................................IV. 目. 錄 ........................................................................................................................V. 圖目錄 ......................................................................................................................IX 表目錄 .....................................................................................................................XII 第一章. 緒論.................................................................................................................1. 1.1. 研究背景與動機............................................................................................1. 1.2. 混合信號系統概述........................................................................................2. 1.3. 論文架構與研究方法....................................................................................3. 第二章. 類比數位轉換器概論.....................................................................................4. 2.1. 前言................................................................................................................4. 2.2. 效能指標........................................................................................................5. 2.3. 2.2.1. 信號雜訊比...........................................................................................5. 2.2.2. 信號雜訊失真比...................................................................................6. 2.2.3. 動態範圍...............................................................................................6. 2.2.4. 無雜散動態範圍...................................................................................7. 2.2.5. 非線性誤差...........................................................................................7. 2.2.6. 品質因數...............................................................................................7. 量化器與量化誤差........................................................................................8. 2.3.1. 二位元量化器.........................................................................................8. 2.3.2. 多位元量化器.........................................................................................9. 1. Mid-rise 量化器...........................................................................................9 V.

(7) 2. Mid-tread 量化器...................................................................................... 10 3. 多位元量化器的非理想特性.................................................................. 11 2.4 量化誤差的產生.............................................................................................. 12 2.5 類比數位轉換器各式架構……...................................................................... 13 2.5.1. 逐次逼近式類比數位轉換器............................................................... 13. 2.5.2. 二位元搜尋法....................................................................................... 14. 第三章. SAR ADC 之電路元件................................................................................. 16. 3.1. 取樣保持電路.............................................................................................. 16. 3.1.1. 開關電路............................................................................................... 16. 3.1.2. NMOS 開關與 PMOS 開關................................................................... 16. 3.1.3. 傳輸閘開關........................................................................................... 17. 3.2. 低臨界電壓技術.......................................................................................... 18. 3.2.1 3.3. 靴帶式開關.................................................................................................. 19. 3.3.1 3.4. 以靴帶式開關實現之取樣保持電路................................................... 20. 比較器電路.................................................................................................. 23. 3.4.1 3.5. 時脈倍壓電路....................................................................................... 18. 動態比較器........................................................................................... 24. 逐次逼近暫存器.......................................................................................... 26. 3.5.1. Non-redundant SAR 工作程序............................................................. 27. 3.5.2. Non-redundant SAR 電路實現............................................................. 28. 3.5.3. 單相位時序正反器............................................................................... 29. 3.6. 數位類比轉換器.......................................................................................... 30. 3.6.1. 電阻式數位類比轉換器....................................................................... 31. 3.6.2. 電流式數位類比轉換器....................................................................... 33. 3.6.3. 電容式數位類比轉換器....................................................................... 33. VI.

(8) 3.7. 時脈產生器.................................................................................................. 34. 第四章. 高效能 SAR ADC 的設計............................................................................ 36. 4.1. 切換電容能量損耗...................................................................................... 36. 4.2. 傳統 SAR ADC 架構................................................................................... 36. 4.2.1. 取樣保持狀態之能量分析................................................................... 37. 4.2.2. 電荷重新分佈之能量分析................................................................... 39. 4.3. 傳統 SAR ADC 架構能量損耗.................................................................... 43. 4.4. 浮動開關電容式 SAR ADC........................................................................ 44. 4.5. 二次浮動開關電容式 SAR ADC 架構........................................................ 46. 4.5.1. 二次浮動開關電容式 SAR ADC 架構能量損耗................................. 49. 4.6. 分裂式浮動開關之 SAR ADC 架構........................................................... 49. 第五章. SAR ADC 電路實現..................................................................................... 53. 5.1. 二次浮動開關電容式 SAR ADC 電路設計與模擬................................... 53. 5.1.1. 電路佈局與實現................................................................................... 54. 5.1.2. 晶片量測環境....................................................................................... 55. 5.1.3. 量測結果............................................................................................... 60. 5.2. 分裂式浮動開關之 SAR ADC 電路設計與模擬....................................... 62. 5.2.1. 電路佈局與實現................................................................................... 62. 5.2.2. 量測結果............................................................................................... 64. 5.3. 總結.............................................................................................................. 66. 第六章. 總結與未來展望........................................................................................... 67. 6.1. 總結.............................................................................................................. 67. 6.2. 未來展望...................................................................................................... 68. 參. 考. 文. 獻........................................................................................................... 70. 作. 者. 簡. 歷........................................................................................................ VII. 74.

(9) 學. 術. 成. 就........................................................................................................ VIII. 75.

(10) 圖. 目錄. 圖 1-1. 混合信號系統架構........................................................................................2. 圖 2-1. 連續信號與離散信號關係圖........................................................................4. 圖 2-2. SNR / SNDR 對輸入功率之動態範圍 ..............................................................6. 圖 2-3. 二位量化器轉移曲線與對應之量化誤差....................................................8. 圖 2-4. 非理想量化器之遲滯與直流偏移現象 .............................................................9. 圖 2-5. Mid-rise 量化器轉移曲線與對應之量化誤差............................................10. 圖 2-6. Mid-tread 量化器轉移曲線與對應之量化誤差......................................... 11. 圖 2-7. 非理想多位元量化器之轉移曲線.............................................................. 12. 圖 2-8. 量化誤差雜訊分布...................................................................................... 12. 圖 2-9. 量化雜訊功率密度函數圖.......................................................................... 13. 圖 2-10. SAR ADC 方塊圖........................................................................................ 14. 圖 2-11. SAR ADC 之二位元搜尋法流程圖............................................................ 15. 圖 3-1. 取樣保持電路.............................................................................................. 16. 圖 3-2. NMOS 開關與 PMOS 開關電路圖.............................................................. 17. 圖 3-3. 輸入訊號與開關轉導值關係曲線.............................................................. 17. 圖 3-4. 輸閘開關電路圖.......................................................................................... 18. 圖 3-5. 供應電壓為 1.2V 下的輸入訊號與開關轉導值關係曲線......................... 18. 圖 3-6. 時脈倍壓電路.............................................................................................. 19. 圖 3-7. 靴帶式開關.................................................................................................. 20. 圖 3-8. 信號暫態圖.................................................................................................. 20. 圖 3-9. 靴帶式開關之取樣保持電路...................................................................... 21. 圖 3-10. 靴帶式開關暫態模擬圖.............................................................................. 22. 圖 3-11. 節點 G 與 Vin 維持一個供應電壓 VDD...................................................... 22 IX.

(11) 圖 3-12. 輸入信號 200-kHz，取樣頻率 20.05-kHz 之頻譜圖.................................... 23. 圖 3-13. 比較器電路示意圖...................................................................................... 24. 圖 3-14. 動態比較器電路實現.................................................................................. 25. 圖 3-15. 動態比較器精確度模擬.............................................................................. 25. 圖 3-16. Monte Carlo method..................................................................................... 26. 圖 3-17. 傳統 N 位元逐次逼近暫存器...................................................................... 26. 圖 3-18. N 位元 non-redundant SAR 電路方塊圖..................................................... 28. 圖 3-19. 邏輯控制單元.............................................................................................. 28. 圖 3-20. 十位元 non-redundant SAR 模擬................................................................ 29. 圖 3-21. Set 與 Reset 之單相位時序正反器............................................................. 30. 圖 3-22. 電阻式數位類比轉換器.............................................................................. 31. 圖 3-23. R-2R 電阻階梯式架構................................................................................. 32. 圖 3-24. 電流式數位類比轉換器.............................................................................. 33. 圖 3-25. 電容式數位類比轉換器.............................................................................. 34. 圖 3-26. 除五時脈電路.............................................................................................. 35. 圖 4-1. N 位元傳統 SAR ADC 架構........................................................................ 37. 圖 4-2. 信號取樣與第一次比較.............................................................................. 38. 圖 4-3. G5 至 G4 之切換路徑(Down transition)........................................................ 40. 圖 4-4. G5 至 G4 之切換路徑(Up transition)............................................................. 41. 圖 4-5. 傳統架構之四位元 SAR ADC 所有切換路徑........................................... 42. 圖 4-6. 依參考電壓分類之電容群.......................................................................... 43. 圖 4-7. 十位元傳統架構之消耗能量對輸出數位碼.............................................. 44. 圖 4-8. N 位元浮動開關電容式 SAR ADC 架構..................................................... 45. 圖 4-9. 十位元二次浮動開關電容式 SAR ADC 架構............................................ 47. 圖 4-10. 二次浮動開關電容技術之四位元 SAR ADC 所有切換路徑.................... 48. X.

(12) 圖 4-11. 十位元 DAC 之能量對輸出數位碼關係圖............................................... 49. 圖 4-12. 十位元分裂式 SAR ADC 架構................................................................... 50. 圖 4-13. 分裂式 SAR ADC 之六位元 SAR ADC 部份切換路徑............................. 52. 圖 5-1. 模擬 SAR ADC 暫態響應........................................................................... 53. 圖 5-2. 模擬輸出功率頻譜圖.................................................................................. 54. 圖 5-3. 電路佈局圖.................................................................................................. 55. 圖 5-4. 晶片量測環境佈置...................................................................................... 57. 圖 5-5. 輸入終端電路.............................................................................................. 58. 圖 5-6. LM317 電壓調節電路.................................................................................. 58. 圖 5-7. OP27 電壓調節電路..................................................................................... 59. 圖 5-8. 濾波槽電路.................................................................................................. 59. 圖 5-9. 晶片顯微照相圖.......................................................................................... 60. 圖 5-10. 印刷電路板量測.......................................................................................... 61. 圖 5-11. 晶片量測輸出功率頻譜圖.......................................................................... 61. 圖 5-12. 晶片量測輸出非線性誤差圖...................................................................... 62. 圖 5-13. 模擬輸出功率頻譜圖.................................................................................. 63. 圖 5-14. 電路佈局圖.................................................................................................. 64. 圖 5-15. 晶片顯微照相圖.......................................................................................... 65. 圖 5-16. 印刷電路板量測.......................................................................................... 65. XI.

(13) 表. 目錄. 表 3-1. 八位元 FSM 序列........................................................................................ 27. 表 4-1. 浮動開關電容技術之回授控制子電容及主電容切換.............................. 46. 表 4-2. 參考電壓選擇.............................................................................................. 47. 表 5-1. 晶片規格表.................................................................................................. 54. 表 5-2. 測試晶片腳位配置...................................................................................... 56. 表 5-3. 晶片規格表.................................................................................................. 62. 表 5-4. 測試晶片腳位配置...................................................................................... 63. 表 6-1. 文獻效能比較表.......................................................................................... 67. XII.

(14) 第一章. 緒論. 1.1 研究背景與動機近年來時代的進步，伴隨著科技的發展，自然界的訊號都是以連續的類比訊號呈現，像光線、聲音、溫度等；這些類比訊號需要一個媒介，將類比訊號轉換成數位訊號，而這個媒介就是－『類比數位轉換器』（Analog-to-Digital Converter，簡稱 ADC），將類比訊號轉換為數位訊號。有了轉換器的出現，使得人類生活進入了數位的時代，數位訊號的好處有很多，數位訊號比較可靠且可程式化、數位電路比較不會受到雜訊及製程漂移的影響。因此在數位的時代，類比數位及數位類比轉換器(ADC/DAC)也更加的重要。一般而言，類比至數位轉換器的操作速度與解析度為取捨（trade off）關係，要有高解析度，就必須犧牲操作速度；相反的，想要有高操作速度，就必須犧牲解析度。根據不同需求，所設計的類比至數位轉換器的架構也會有所不同。. 積體電路設計的發展，在製程技術持續精進的支援下，邁入奈米時代。低功率、高效能的晶片成為主流趨勢。在數位電路設計來說，降低供應電壓，是最直接達成低功耗的；但受限於電晶體的臨界電壓(threshold voltage)並沒有隨著製程技術的進步而等比例的降低，降低供應電壓往往導致電晶體驅動能力不足而造成電路效能的降低，使得類比電路在低電壓要維持相同效能的設計上將面臨考驗。在近期的文獻當中，有許多應用於低電壓的電路被提出[6][7][8][9][10][11][12]，其共同點是透過一些電路設計的技巧，來克服電晶體操作在低電壓時的劣勢，來達成低電壓的設計得以實現在產品上。. -1-.

(15) 1.2 混合信號系統概述圖 1-1 為混合信號系統的方塊圖[4]，因為類比數位轉換器大多操作在兩倍頻寬的奈是取樣頻率，為了避免雜訊摺疊與干擾，所以前端有一個可以過濾掉頻帶以上之信號的抗交連濾波器(anti-aliasing filter)，之後進入到操作於奈奎氏(Nyquist) 頻寬之取樣保持電路(sample-and-hold circuit)產生一個非時變之信號，供給類比數位轉換器(ADC)執行量化的處理，所產生的數位型態資料將透過數位信號處理系統(digital signal processing)進行編碼重整，再將數位資料交付予數位類比轉換器 (DAC)做信號的重組，最後透過一個還原濾波器(reconstruction filter)來進行週期信號的還原。 Input. Anti-aliasing Filter (AAF). Output. S/H. Analog. ADC. DSP. Digital. fs=2fB 圖 1-1. DAC. Reconstruction Filter (RCF). fs=2fB. Analog. 混合信號系統架構. 本論文為設計一個低功率類比數位轉換器，使提升混合信號系統之效能。首先，我們針對具低耗能特色之逐次逼近式類比數位轉換器(SAR ADC)架構做探討，藉由創新的電路設計來降低平均功率消耗值。該設計流程中，以數學推導證明提出架構之可行性，並且利用電路擬真軟體 Hspice與Cadence來模擬並實現，最後再透過晶片的Tape out及電路量測，來達成實現低耗能ADC之目標。本論文使用TSMC 0.18 m 1P6M CMOS製程，本論文提出二次浮動開關電容式 SAR ADC 在奈式取樣頻寬的規格下，可達到的品質因數 FOM 值為 105.86-fJ/conversion-step。另外，在分裂式浮動開關之SAR ADC架構下，可達到的品質因數FOM值為29.47-fJ/conversion-step。. -2-.

(16) 1.3 論文架構與研究方法本論文共分為六個章節，本章節已介紹研究背景與動機，以及概述 ADC 的類型外，其後各章節的內容介紹將闡述如下；. 第二章. 本章節將說明類比數位轉換器的基本觀念，進而介紹標準型態之逐次逼近式類比數轉換器。. 第三章. 介紹 SAR ADC 所需的電路元件，如取樣保持電路、比較器及符合 SAR ADC 之運算邏輯的暫存器設計等。. 第四章. 討論所提出 SAR ADC 電路的設計，二次浮動開關電容式 SAR ADC 架構和分裂式浮動開關之 SAR ADC 架構。. 第五章. 實現兩個新穎架構：並模擬及量測電路表現。. 第六章. 總結本論文所提出之電路架構與未來展望。. -3-.

(17) 第二章. 類比數位轉換器概論. 2.1 前言類比數位轉換器，是將連續的類比訊號切割成區段，每個區段將會對應到一組數位訊號；透過類比數位轉換器，輸入的連續訊號變成離散數位訊號，此數位訊號交由後段電路做處理，如圖 2-1 所示。 . xd (t )  xc (t ) s(t )  xc (t )   (t  nTs )  n . .  x (nT ) (t  nT ) c. s. s. (2-1). n . xd [n]  xc (nTs ) xd [n]. xc (t). Ts, sample Time(t). 圖 2-1. Numbers(n). 連續信號與離散信號關係圖. 類比數位轉換器運用於系統特性的不同，產生的多種架構，可分為低速與高解析度之三角積分(delta-sigma)調變器、高速與低解析度之快閃式(flash)、中速與中解析度之逐次逼近式(SAR)及管線式(pipelined)等。除此之外，整合型 ADC 是利用彼此架構特點組成，近年來也廣泛被提出，如：時間交叉式 (time-interleaved) 、並行式(parallel)及以 SAR 量化之 delta-sigma 架構。隨著於不同系統需求，而發展出各種架構，各式樣的類比數位轉換器不斷的發展進步根據不同類比數位轉換器的特性，而定義出了重要的性能參數。本章節首先介紹類比數位轉換器之性能參數，後半部再介紹標準型態之逐次逼近式類比數轉換器。 -4-.

(18) 2.2 效能指標類比數位轉換器的性能，受外在環境的雜訊干擾或製程上的非理想效應影響，使得效能與制定之規格與實際運用上有所差異，因此這小節介紹常用於衡量類比數位轉換器的效能指標。. 2.2.1 信號雜訊比信號雜訊比(Signal-to-Noise Ratio, SNR)是決定類比數位轉換器在其動態效能的參數之ㄧ，輸入信號相對於頻帶內排除諧波失真(Harmonic distortion)之所有雜訊的均方根功率比值，以分貝(dB)表示，其計算方式如(2-2)式。. SNR(dB)  10log(. Psignal V )  20log( signal ( rms ) ) Pnoise Vnoise( rms ). (2-2). 信號雜訊比包含量化雜訊，但不具諧波失真。一個 N 位元的量化器，其信號峰對峰(peak-to-peak)值可寫成 2N．(LSB/2)，弦波之均方根(rms)值可以表示為. Vin ( RMS ) . 2 N  LSB 1 2 N  LSB   2 2 2 2. (2-3). 藉由(2-3)式，即可計算出信號與量化誤差之信號雜訊比。. SNR  20  log(. Vin ( RMS ) ) VQ ( RMS ). 2 N  LSB / 2 2  20  ( )  6.02 N  1.76 ( dB) LSB / 12. (2-4). 由 (2-4) 式的推導結果可以得知，理想的十位元轉換器所對應到的 SNR 為 61.96dB，而每升高一個位元的解析度，其信號雜訊比將會多出 6.02dB。當量化器的位元數越高時，轉換器的解析度也會越高，對於頻譜的表現上，量化雜訊相對於信號之能量值必須是下降的。. -5-.

(19) 2.2.2 信號雜訊失真比另一種常用來衡量類比數位轉換器的指標數據為訊號雜訊失真比 (Signal-to-Noise Plus Distortion Ratio, SNDR)，它是產生是因為轉換器的非線性誤差會導致諧波失真，而輸入信號與頻帶內包含諧波失真之所有雜訊的均方根功率比值，稱之為信號雜訊失真比(Signal-to-Noise plus Distortion Ratio, SNDR) ，大小以分貝(dB)表示，其計算方式如(2-5)式。因此，若沒有諧坡失真的發生，訊號雜訊失真比即等於訊號雜訊比。. SNDR(dB)  10log(. Psignal ) Pnoise  Pharmonic. (2-5). 2.2.3 動態範圍動態範圍(Dynamic Range, DR)為衡量輸入信號功率值變動時的效能指標。當輸入訊號振幅變小，訊號雜訊失真比隨著下降。圖 2-2 描繪輸入振幅大小與信號雜訊失真比之關係曲線圖。動態範圍之定義，當最大時的信號雜訊比所對應之最 100 90. SNR / SNDR (dB). peak SNR peak SNDR. SNR SNDR. 80. overload. 70 60 50 40 30. Dynamic Range. 20 10 0. -100 -90 -80 -70 -60 -50 -40 -30 -20 -10 0. Normalized Input Power (dBFS). 圖 2-2. SNR / SNDR 對輸入功率之動態範圍. 之最大信號振幅，與信號雜訊比為 0 時，所對應之最小信號振幅的相差值，動態範圍大小以分貝滿刻度(dBFS)表示。 -6-.

(20) 2.2.4 無雜散動態範圍無雜散動態範圍(Spurious-Free Dynamic Range, SFDR)是通訊上常使用到的性能衡量指標。主要信號頻率與信號頻帶中最大諧波的功率相差值，以分貝(dBc) 表示。最大諧波多半是主要信號的奇次或偶次倍諧波。其計算方式如(2-6)式[1]。 SFDR(dΒc)  input signal(dΒ)  unwanted tone(dΒ). (2-6). 2.2.5 非線性誤差非線性誤差(nonlinearity error)能表示出類比數位轉換器量測值的絕對精確度，在類比訊號轉換成數位碼時，由非線性誤差(nonlinearity error)的值來斷定是否有位元碼遺失的問題。在非線性誤差(nonlinearity error)當中，常用的有差分非線性誤差(DNL)及積分非線性誤差(INL)。以 VLSB 表示理想的位階量，Vm 為實際位階量，可得解析度為 N 位元之差分非線性誤差如(2-7)式。. DNL(02 N 1) . Vm  VLSB VLSB. (2-7). 利用差分非線性誤差之結果，可計算出 INL 如(2-8)式。 m. INL(m)   DNL(m). (2-8). i 0. 2.2.6 品質因數品質因數(figure of merit, FOM)是決定類比數位轉換器之性能優劣的重要參數，在不同種類的類比數位轉換器當中 FOM 之定義上有所差異。以本論文討論主軸 SAR ADC 之品質因數如(2-9)式，FOM 值正比於電路的功率消耗，且與有效解析頻寬與有效位元數，成反比關係。其中，ENOB(effective number of bits)為有效位元數，ERBW(effective resolution bandwidth)為有效解析頻寬，即 3dB 頻寬。. -7-.

(21) Power 2  2  ERBW (Unit : fJ / conversion  step) FOM . ENOB. (2-9). 2.3 量化器與量化誤差類比數位轉換器在做訊號轉換時，是將類比信號轉換後的離散信號，由量化器進行與臨界值(threshold value)的比較，因而產生一組其對應之數位輸出。而類比的輸入信號與其所相對應之數位量化值將會存在一個誤差量，我們稱之為 (quantization error)，這種現象在類比數位轉換器中是必然存在的，所以類比數位轉換器的精準度與量化誤差有非常直接的關係。. 2.3.1 二位元量化器二進位量化器(binary quantization)，量化器僅需執行兩個位階的判斷劃分出兩個輸出位階之量化架構，。圖 2-3 繪製其轉移曲線及誤差值考量，橫軸 X 代表類比的輸入信號，縱軸 Y 表示數位輸出對應之位階，當輸入的類比訊號與輸出的數位訊號位階相等時，有著最小的量化誤差。而在沒有超出限制的情況下，最大的量化誤差為一半的最小有效位元(least significant bit, LSB)。由於二位元量化器僅需判斷兩個位階，在電路實現上較為簡易，且具有高線性度特點，方便於設計具數位轉類比的回授電路。 Y(digitized) Δy=LSB. X(analog). YFS. XFS. overload X(analog) overload. 圖 2-3. 二位元量化器轉移曲線與量化誤差. -8-.

(22) 量化器在電路實做上存在非理想效應發生，會有遲滯現象(hysteresis)及直流位準偏移(DC offset)，如圖2-4。輸入信號位階交界處，數位輸出需跨過轉態點時，其數位輸出仍保持前一個輸出狀態，即稱為遲滯現象。另外，而此遲滯區域的中心線與縱軸間(Y)的誤差，稱為直流位準偏移。量化器的容許誤差，在電路設計時就應謹慎考慮，使得偏移現象與遲滯對電路的影響降至最低。 Y(digitized) hysteresis. X(analog) offset. 圖 2-4. 非理想量化器之遲滯與直流偏移現象. 2.3.2 多位元量化器二位元量化器具有高線性特性，且在架構上的實現上也較為簡易，但在較大的量化誤差卻造成了雜訊功率的上升，類比數位轉換器的效能也因此而受限。所以使用多位元量化器(multi-bit quantization)將是一種提升效能的方式，多位元的量化器可以達到比單位元量化器更高的解析度。常用的多位元量化器可分為兩種形式，分別為具有2N個位階的Mid-rise量化器與(2N+1)個位階的Mid-tread量化器。. 1. Mid-rise 量化器當輸入信號位於量化範圍於中間位準時，經過一個理想的 N 位元 Mid-rise 量化器，輸出的位階數為偶數，如圖 2-5。一個單位的輸入信號量為 x 如(2-10)式，其對應輸出位階量如(2-11)式以 y 表示，其中 N 為量化器的位元數、XFS 為輸入訊號的化範圍、XFS 代表滿刻度信號範圍，而 Levels 是指量化器之位階數。. -9-.

(23) Y(digitized). Δx  LSB. X(analog). YFS. XFS. Δx  LSB. overload e = y-Gx. overload. X FS X  NFS Levels 2. (2-10). YFS Y  N FS Levels  1 2  1. (2-11). x . y  圖 2-5. Mid-rise 量化器轉移曲線與對應之量化誤差. 2. 多位元量化器當輸入信號位於中間值附近時，理想的N位元Mid-tread量化器，輸出的位階數為奇數，也就是說輸入訊號此時具有一個大小相同的輸出位階。其對應之輸出位階並不隨信號增減而變化，如圖2-6。每單位的輸出入信號轉換量定義為而一個單位輸入位準的大小x定義如(2-13)式。而輸出位階差與y如(2-13)式。. - 10 -.

(24) Y(digitized). LSB. X(analog). YFS. overload. XFS. LSB e = y-Gx. 圖 2-6. overload. Mid-tread 量化器轉移曲線與對應之量化誤差. x . X FS X  N FS Levels 2  1. (2-12). y . YFS Y  FSN Levels  1 2. (2-13). 3. 多位元量化器的非理想特性理想的量化器中每一個位階大小均相同，同位階層所對應到的位階碼是等量的，但在實際電路在實現上，會有非理想因素影響量化器的線性度，例如電路元件不匹配或雜訊的干擾產生許多非理想效應，這些誤差帶給量化器所解析的位階出現偏移與精確度降低的問題。圖2-7所描繪，實際電路的量化曲線與理想有著不同的斜率產生時，即代表量化器出現增益誤差(gain error)，以GQ表示量化器之增益， x 與 y 即為誤差值，如(2-14)式之增益誤差。. GQ (ideal ) . YFS Y  y    GQ ( real )  FS X FS X FS  x. (2-14). 偏移誤差(offset)為實際與理想量化器在轉移曲線中，所形成的差異即為偏移誤差。實際的類比間距與理想的最小有效位元間的誤差值則定義為差動非線性誤. - 11 -.

(25) 差(Differential nonlinearity, DNL)。當差動非線性誤差大於一個最小有效位元時，則會發生解碼錯誤的情形。而實際類比輸出與理想線之最大差距值稱為整體非線性誤差(Integral nonlinearity, INL)。 Y(digitized) Gain error. ideal practial. Missing code. X(analog) INL. DNL. LSB. 圖 2-7. 非理想多位元量化器之轉移曲線. 2.4 量化誤差的產生量化誤差可視為一種不確定性的雜訊，也可稱它為量化雜訊(quantization noise)。輸入訊號在有限頻帶內的量化誤差需限制在  0.5LSB 間，量化雜訊如同白色雜訊(white noise)一般，其整體之機率密度函數(probability density function, PDF) 以 fQ(q)表示，(2-15)式，其相對應之機率密度函數圖描繪於圖 2-8。. LSB LSB  1 ,  q  f Q (q)   LSB 2 2 0, otherwise. (2-15). fQ(q) 1/LSB -LSB/2. 圖 2-8. LSB/2. q. 量化誤差雜訊分布. 由圖 2-9 之機率分布，可以計算出整體的量化誤差平均值為零，若採用均方根 - 12 -.

(26) (root-mean-square, RMS)值表示成為. VQ ( RMS ) . 1 T /2 2 1 T /2 t LSB   VQ dt    LSB 2  ( ) 2 dt  T T /2 T T /2 T 12. PQ ( RMS ) . LSB 2 f LSB 2 1   SQ ( f )  ( ) 12 12 fs. (2-16). (2-17). 上式中，時間 T 為量化誤差的週期，SQ(f )表示量化雜訊的功率函數，而量化誤差之功率頻譜密度(power spectral density, PSD)可經由(2-17)式描繪出 SQ(f) (. LSB 2 1 ) 12 fs. -fs/2 圖 2-9. fs/2. f. 量化雜訊功率密度函數圖. 2.5 類比數位轉換器各式架構量化誤差隨著不同系統的應用，而發展出各種不同特性的類比數位轉換器，主要是以速度和解析度去區別。如表 2-1 所示. 表 2-1 各式類比數位轉換器之架構. 2.5.1 逐次逼近式類比數位轉換器逐次逼近式類比數位轉換器 (successive approximation analog-to-digital - 13 -.

(27) converter, SAR ADC) 在架構上相較於其他類型的類比數位轉換器，具有佈局面積小、功耗低等優勢。基本架構包括：取樣保持電路(sample-and-hold circuit)、比較器(comparator)、數位類比轉換器(digital-to-analog converter, DAC)及邏輯暫存器 (logic registers)，如圖 2-10。[5] Vinput. Sample & Hold Circuit. Logics & Registers. Dout N. Comparator. Digital-to-Analog Converter. 圖 2-10. SAR ADC 方塊圖. 逐次逼近式類比數位轉換器之基本原理是二元搜尋演算法，輸入的類比訊號會用二分法來決定輸出的數位碼，同時參考電壓會逐次逼近輸入訊號，來達成類比訊號轉換成數位訊號的目的。. 2.5.1 二位元搜尋法逐次趨近式類比數位轉換器，如同字面上的翻譯－逐次趨近；類比訊號進入電路時，透過 DAC 參考電壓，再由比較器判斷，不斷的用二分法去產生數位輸出碼，參考電壓會不斷的逼近輸入訊號，直到完成 N 位元的轉換。逐次趨近式類比數位轉換器所輸出的編碼方式為二進制，當類比信號進入類比數位轉換器之後，以二分法去逼近參考值，經由比較器結果決定輸出的數位碼，每次的參考電壓由前一次的輸出碼所決定，N 位元都被決定後，所有數位碼並列輸出，這樣就完成了類比數位的轉換。圖 2-11 為 N 位元的 SAR ADC 之操作流程[2]，輸入信號為 Vin，參考值為 VD/A，而參考電壓一般介於 0 伏特至 Vref 伏之間。SAR ADC 系統開始動作時，設置一數位碼為 10002，即 VD/A 等於 Vref/2，提供輸入信號 Vin 做比較，假設 Vin 大於 VD/A，則輸出數位碼 Bn 扔然為 1，表示 VD/A 必須持續向 Vin 逼近，所以在下一個週期，VD/A 的參考電壓量須加上(Vref/2)/2，即 - 14 -.

(28) 為 VD/A 值為 3Vref/4，再與 Vin 比較一次，並決定 Bn-1；相反的，若 Vin 小於 VD/A，則將輸出數位碼 Bn 修正為 0，而在下一個週期的 VD/A 須減少(Vref/2)/2 的參考電壓量，即 VD/A＝Vref/4。在二元搜尋法中，每次產生的 VD/A 值會越來越逼近於輸入信號 Vin。一個 N 位元的 SAR ADC 需執行 N 次的比較週期(clock-cycle)，數位碼決定順序由最高位元 MSB 至最小位元 LSB。. Start. Sample Vin, VD/A = Vref/2, n = N-1, i = 1. Vin > VD/A. Yes. No. Bn = 1. Bn = 0. VD/A = VD/A + Vref/2i+1. VD/A = VD/A - Vref/2i+1. n = n-1 i = i+1. No. i>N. Yes. Stop. Parallel output, BN, BN-1 …, B2, B1 圖 2-11. SAR ADC 之二位元搜尋法流程圖. - 15 -.

(29) 第三章. SAR ADC 之電路元件. 3.1 取樣保持電路完整的取樣類比訊號才能使整體電路效能提升，所以類比數位轉換器中取樣保持電路是相當重要的一部分。電路基本的取樣保持電路包含一個開關與取樣電容如圖 3-1。當開關啟動時，輸入信號將對電容 CH 進行充電，取樣完成後使得電容 CH 存在著取樣訊號 Vin 的電位。. clk. Vin. Vout CH Ron. 圖 3-1. 取樣保持電. 3.1.1 開關電路在設計電路上，最簡單的開關大致可分為PMOS開關、NMOS開關和傳輸閘開關(transmission gate switch)三種，可依訊號的傳輸範圍去做選擇。另外，時脈增強(Clock boosting)電路與靴帶式開關(bootstrapped switch)[21][22]是特殊種類的開關，下面將分別討論分析。. 3.1.2 NMOS 開關與 PMOS 開關 NMOS開關與PMOS開關是最常被使用的開關電路，如圖3-2所示。圖3-3為 NMOS與PMOS開關在TSMC 0.18-m 1P6M CMOS製程下，供應電壓為1.8V，開關轉導值(transconductance)對傳輸電壓訊號的變化情形。由圖3-4的模擬結果可知，NMOS開關在傳輸訊號高於0.8V後，隨著電壓的上昇，會導致轉導值快速的. - 16 -.

(30) clk. Vin. clkb. Vout. Vin. Vout. clk = high. clkb = low. (a). (b). 圖 3-2. NMOS 開關與 PMOS 開關電路圖. 下降，換句話說NMOS會進入飽和區(saturation region)，導致NMOS開關的開啟電阻過大，使的開關的效能變差。最糟的狀況是，NMOS會進入弱反轉區(weak inversion)，造成開關無法正常運作。PMOS也會有一樣的情況發生，由圖3-4的結果得知。由於NMOS與PMOS開關受到本身臨界電壓(Threshold Voltage)影響，雖然設計簡單，但使用上有許多限制。. 圖 3-3. 輸入訊號與開關轉導值關係曲線. 3.1.3 傳輸閘開關若處理傳輸訊號範圍較大的電路例如交換電容式電路，單靠NMOS開關或 PMOS開關是沒有辦法的。所以將NMOS與PMOS開關以組成傳輸閘(transmission gate)開關，如圖3-5所示。另外模擬NMOS與PMOS開關供應電壓為1.2V，如圖3-6。可得知供應電壓的下降NMOS開關與PMOS開關會，造成轉導值降低，訊號範圍大約在0.6V到0.8V 時，NMOS與PMOS開關皆無法完全開啟，所以在低電壓的電路當中，傳輸閘開 - 17 -.

(31) 關是不適合的。 clk. Vin. Vout. clkb 圖 3-4. 圖 3-5. 傳輸閘開關電路圖. 供應電壓為 1.2V 下的輸入訊號與開關轉導值關係曲線. 3.2 低臨界電壓技術在低臨界電壓製程中，電晶體的臨界電壓變小，可以幫助設計者容易在低電壓下設計。而低臨界電壓技術需藉由製程的進步，更多的掺雜與光罩技術將提高晶片製作的成本。此外，臨界電壓的降低可能造成漏電流(leakage current)嚴重的增加，使得開關電容式電路產生諧波失真現象，而間接影響系統的解析度。因此，在類比電路上採用低臨界電壓技術，需謹慎的考量及設計。. 3.2.1. 時脈倍壓電路時脈增強(Clock boosting)電路是將電晶體開關的控制驅動信號電壓提高，讓 NMOS開關可有效地驅動，如圖3-6。當時脈訊號clk在高電位時，MP2導通且對電 - 18 -.

(32) 容C2充電至供應電壓VDD。同時MN1也導通，使輸出訊號clkB放電至接地電位，此時電路為關閉狀態。時脈信號clk降至低電位時，由於反向器使得電容C2將充電至兩倍的供應電壓，經過MP3 傳送到clkB 。其中clkB 訊號最大的電壓值可達到 VclkB,peak，如(3-1)式所計算。 VDD. MP1. MP2 A C1. MP3. C2. clk. clkB. MN1. 圖 3-6. VclkB , peak  2VDD . 時脈倍壓電路. C2 C2  CP  CP ,switch. (3-1). (3-1)式中的CP為節點A，C2上板處對地的寄生電容，而CP,switch為連接之開關的閘極寄生電容。為了降低可能發生的電荷共享(charge sharing)及閂鎖(latch-up) 現象，電晶體MP3的基板(bulk)必須有不同的偏壓。因此，時脈增強電路可解決開關無法完全導通的問題，然而對奈米製程的電路來說，會有可靠度的問題。在長時使用較高驅動電壓，容易造成開關使用壽命的縮短，甚至造成開關之閘極的毀損，以及功率消耗的增加等等的問題，間接造成電路無法持續運作。. 3.3 靴帶式開關解決開關於低電壓難以導通，靴帶式開關為另一種有效的方法，如圖 3-7 所描繪。時脈信號 clk2 為高電位時，電路上半部形成一迴路對電容 Cb 預先充電並儲存 VDD 之電壓差，此時節點 G 為零電位並關閉電晶體 MS 開關。時脈相位改變 - 19 -.

(33) 時，高電位的 clk1 開啟開關，節點 G 將順著電路下半迴路提升至 Vin+VDD 的電位，即開關開始運作。節點 G 的電位將隨輸入信號 Vin 值而更動，並且在開關啟動後的任何時間點，電晶體 MS 的閘極至源極電位差恆為 VDD，也就是說 NMOS 開關的驅動電壓 VGS 為定值，如圖 3-8 信號暫態。此技術最大優點即為提供一個固定的轉導，避免開關阻抗與輸入信號相依的問題，諧波失真因而降低。 VDD clk2. clk1. clk1. clk2 Cb. clk1 G. Vin. clk2. clk2. MS 圖 3-7. Vout. 靴帶式開關. VG VDD Vin. 圖 3-8. 信號暫態圖. 3.3.1 以靴帶式開關實現之取樣保持電路靴帶式開關是另一種可以解決開關無法有效導通的方法，如圖 3-9，其中 CS 為取樣電容，MNSW 為取樣開關。其工作原理是將 Cb 預充一個 V DD 的電壓值，開關在取樣時會有良好的線性度，讓 MNSW 導通後能維持足夠的驅動能力，取樣訊號也因此減少失真度。以時脈信號 clk1 及 clk2 做暫態分析，當 clk2 為高電位時，開關 MN3 及 MP4 導通，將電容充電至 VDD。同時 clk2 也導通開關 MN5，零電位信號將藉由 MNT5 - 20 -.

(34) 傳遞到節點 G 並關閉取樣開關 MNSW，信號保持在初始狀態。當 clk1 為高電位時，起始開關 MN6S 導通，因電晶體 MP2 的閘極 E 與源極 B，有 VDD 的電壓差而導通，使得電晶體 MP4 截止。同時開關 MP2 將 B 點的 VDD 電位傳遞至節點 G，開啟了 MN1 以及 MN6 電晶體。此時在前一個相位充滿 VDD 電壓差的電容 Cb，將與輸入信號串聯成一個迴路，使得開關 MNSW 的驅動電壓 VGS 產生一個約 V DD 固定電壓差， MNSW 因而導通對電容 CS 充電並取樣信號。其中圖 3-5 的電晶體 MN1、MP2、MN3、 MP4 與 MN5 等同於圖 3-7 中的五個開關。此外在 MNSW 的設計需要多作考量。增加長寬比可效減少導通時的電阻也降低了非線性的影響，但帶來的負面影響是增加 MNSW 寄生電容。因此，電荷注入效應的影響也隨之增加，造成明顯的諧波失真。 VDD MP6 Φ2. MP4. Φ1. MN3. Φ1. Cb. Φ2. A. B clk1 VDD. MN6S MN6. E G. MN1 Vin. MNSW. 圖 3-9. Φ2. MP2 MNT5. MN5. Vout CS. 靴帶式開關之取樣保持電路. 相較於圖 3-7 中的多增加之電晶體在這段落加以說明其之必要性，考量極端的情況發生，在輸入信號達到最大擺幅 VDD，clk1 為高電位時，MN6S 的電晶體作為起始電路，MP2 及 MN6 將不會有動作使開關 MN1 導通，即在正常狀況下的節點 A 與 B 之電位分別為 VDD 與 2VDD，與開關 MP2 連接之節點 G 也為 2VDD，在時脈. - 21 -.

(35) 信號 clk1 期間 MP4 可確實被關閉，但缺乏起始電晶體 MN6S，所有開關的動作將停止。另外，當節點 A 的電位為 VDD 時，電晶體 MN6S 將截止，此時的 MP2 閘極 E 與源極 B 會有一個-2VDD 的壓降，故在節點 A 與 E 間加入 MN6 將有效的改善此電壓差距，約可降為-VDD。而電晶體 MNT5 的串接，是為了在時脈信號 clk1 於高電位時，避免 MN5 的閘極與汲極之電壓差達到 2VDD。圖 3-10 為 1.0-V 的供應電壓下，輸入信號 20.05-kHz 及取樣頻率 200-kHz 之靴帶式開關暫態模擬，由圖中可觀察在時脈信號 clk1 時，節點 G 與 Vin 維持一個供應電壓 VDD 的電壓差，圖 3-11。. 圖 3-10. 圖 3-11. 靴帶式開關暫態模擬圖. 節點 G 與 Vin 維持一個供應電壓 VDD. - 22 -.

(36) 圖 3-12. 輸入信號 200-kHz，取樣頻率 20.05-kHz 之頻譜. 3.4 比較器電路比較器電路是 successive approximation ADC 中最重要的元件之一，用來比較兩端點之電壓大小。比較器能判斷的電壓差距越精細，代表能使在越高解析度的類比數位轉換器當中。在一般設計考量上，比較器精確度的要求會遠小於 0.5 個 LSB 的誤差範圍內；而比較器判斷所需要的時間，即決定了比較器的操作速度，主因為受限於後端元件的負載效應，以及比較器的電流。比較器普遍使用的輸入信號會採用差動模式，主要為了得到較好的信號雜訊比。比較器的組成主要是由前置放大器(pre-amplifier)和後級的比較電路所組成，如圖 3-13 所繪。前置放大器(pre-amplifier)除了提高增益值來增加解析度之外，還能降低信號干擾現象(Kickback noise)。干擾現象是只在電路輸入端的電荷轉移所造成的非理想效應，比較器兩端之輸入對電晶體閘極與汲極間的寄生電容影響，當信號變動時，即會產生較高頻率的信號，閘極與汲極間等效為短路，使得原先的輸出信號回饋給輸入端，信號將失去判斷的準確度，尤其對稱元件阻抗 - 23 -.

(37) 不匹配更加顯著。常使用的改善方是為在比較電路前，設計一組前置放大器。. Vin+ VinPre-amplifier. 圖 3-13. Comparator. 比較器電路示意圖. 直流位準偏移(offset)是另一種常見的非理想效應。此現象來發生於對稱元件製程上的不匹配，使比較器的臨界電壓不等值。此非理想效應可藉由加大元件的長寬比來讓誤差相對減小如(3-2)式，或是文獻上廣泛應用之偏移消除(offset cancellation)技術[27][28]。. 2 . AVTH W L. (3-2). 影響比較器解析度的另一個重要因素為遲滯(hysteresis)現象。比較器前後之輸出結果互相影響，此現象稱之為遲滯(hysteresis)，改善的方法是在比較器電路中加入重複歸零(regenerative reset)的機制，因此每次比較結果產生要輸出時，不會受到上個週期的比較結果而影響，判斷的精確度而不受到影響。. 3.4.1 動態比較器動態比較器電路如圖 3-14 所示，此電路使用了時脈控制開關的運作方式[26] 來節省功率的消耗。當 clk 信號為高電位時，比較器開始執行比較的動作，在栓鎖電路中同時具有 P 型與 N 型電晶體，所以在電壓位準判斷結束瞬間，即可快速的拉升至數位電壓；當 clk 信號於低電位時，比較器重置且 MN0 亦會同時關閉，使得栓鎖電路的電流路徑被斷開，減少功率的消耗。另外，十位元解析度的 SAR ADC，供應電壓為 1.0-V 時，一個 LSB 的電壓量約為 0.976-mV，圖 3-15 為動態. - 24 -.

(38) 比較器暫態模擬，輸入差動信號後，由觀察可得知比較器可達應有之精確度。針對直流位準偏移(offset)，我們在設計模擬上，針對輸入對兩顆電晶體在製程上的變異，去做 Monte Carlo method。如圖 3-16。. VDD clk MP1. MP2. FN Vin+. MP3. FP MN1. MN2. MP4. FN Vin -. FP MP5. MP6. Vout+ clk. MN0. Vout-. clkb. clkb MN5. 圖 3-14. MN3. 動態比較器電路實現. Vin. Clk. Vout. 圖 3-15. 動態比較器精確度模擬. - 25 -. MN4. MN6.

(39) 圖 3-16. Monte Carlo method. 3.5 逐次逼近暫存器逐次逼近暫存器(SAR)是儲存比較器的輸出，一般傳統常見的 N 位元架構如圖 3-17，包含一組移位暫存器與一組記憶暫存器，逐次逼近暫存器(SAR)由最大位元(MSB)至最小位元(LSB)依序存入。一開始由比較器結果得到 MSB 值，並透 Reset Clock SET. SET. Q. DFF Q. SET. Q. DFF Q. RST. SET. Q. DFF Q. RST. SET. Q. DFF Q. RST. Q. DFF Q. RST. RST. Comparator output SET. Q. DFF Q RST. SET. SET. Q. DFF Q. Q. DFF Q. RST. RST. SET. SET. Q. DFF Q. Q. DFF Q. RST. RST. Reset BitN-1. 圖 3-17. BitN-2. BitN-3. Bit0. 傳統 N 位元逐次逼近暫存器[23]. 過讀取(load)、移位(shift)及記憶(memory)的電路傳遞，每一個時序(clock cycle)決 - 26 -.

(40) 定一個位元，到最後決定最小位元 LSB 之後，將資料以並列的形式被讀出。傳統此作法共需要 2N 個 Flip-Flop，所使用的正反器數量繁雜，將造成較大的佈局面積與功率消耗。. 3.5.1 Non-redundant SAR 工作程序為了能降低數位電路的複雜度且兼顧低功率特色，我們採用了 non-redundant SAR[23][24]的架構，它除了有相同的功用之外，還可以簡化邏輯，當 Reset 脈衝信號進入到電路時，電路開始動作，並透過控制信號 Clock 將每筆資料循序的產生，直至最後一個位元判斷完成之後，所有位元再同步的並列輸出。以八位元的 SAR ADC 為例，當信號執行取樣時，暫存器此時為重置的狀態，首先預測 B7 (MSB) 為 1 其餘為 0，則輸出數位碼 100000002。之後將資料回授予 DAC 還原出對應之位階，並經由比較器與取樣信號執行大小的判斷，而第一次比較的結果 B7 傳遞給暫存器中，此時原先預測 MSB 為 1 的信號位移至 B6，即輸出數位碼 B71000002，其工作原理重複地執行預測、讀取及移位的動作，表 3-1 為所有階段的位元編碼，每次轉換由 Clock 來控制。其中，由於每位元的邏輯依序傳遞下去直到 LSB 被決定，故稱之 finite state machine (FSM)。表 3-1 Conversion. 八位元 FSM 序列[24] Comparator. DAC input data word. step 0. 1. 0. 0. 0. 0. 0. 0. 0. output B7. 1. B7. 1. 0. 0. 0. 0. 0. 0. B6. 2. B7. B6. 1. 0. 0. 0. 0. 0. B5. 3. B7. B6. B5. 1. 0. 0. 0. 0. B4. 4. B7. B6. B5. B4. 1. 0. 0. 0. B3. 5. B7. B6. B5. B4. B3. 1. 0. 0. B2. 6. B7. B6. B5. B4. B3. B2. 1. 0. B1. 7. B7. B6. B5. B4. B3. B2. B1. 1. B0. Final results. B7. B6. B5. B4. B3. B2. B1. B0. –. - 27 -.

(41) 3.5.2 Non-redundant SAR 電路實現 Non-redundant SAR 的電路實現如圖 3-18 所描繪。N 位元逐次逼近暫存器主要是由 N-1 個控制單元(control unit)所組成。架構所需 Flip-Flop 的數目相較於傳統 N 位元暫存器減少一半。在這些控制單元(control unit)當中，每一個控制單元內包含一個 D Flip-Flop 與一些 CMOS 邏輯閘電路，其布林函數可表示為(3-3)式。為了保有預先設定 MSB 信號為 1 的機制，第一組控制單元內部採用具有 SET 功能的 D Flip-Flop，其餘保留原先的 RST 設定，即 Reset 信號觸發時，其輸出數位. Bitnext  Load  Bit  Mem  Bit  Mem  Shift  Bit BitN-1. BitN-2. (3-3). Bit3. Bit1 Bit0. Reset SET. Comparator output. LOAD. RST. RST. RST. SHIFT. SHIFT. SHIFT. LOAD. LOAD. LOAD. MEM. MEM. MEM. Clock. 圖 3-18. N 位元 non-redundant SAR 電路方塊圖. 碼為 100...0002；另外，邏輯控制單元的實際電路如圖 3-19，由於最後一組控制單元因位元碼可直接輸出予 DAC，所以移除具記憶功能的 MEM 控制信號。 Load. RST Bit. Q. RST. Mem. D. D Flip Flop. 圖 3-19. Clock. 邏輯控制單元. - 28 -. Shift Memb Bitb.

(42) 圖 3-20 為十位元 non-redundant SAR 架構之暫態模擬。其中，Reset 信號對暫存器做一個歸零重置的動作後，輸入一筆 0 及 1 連續的資料(Data)予暫存器讀取，可觀察到控制時脈移位的動態特徵，最終輸出的數位結果可在 Memory 的狀態下並列取出。 Bit9 Bit8 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1. 圖 3-20. 十位元 non-redundant SAR 模擬. 3.5.3 單相位時序正反器 CMOS 單相位時序正反器(true single phase clock, TSPC)文獻上大多以 Yuan 及 Svensson[25]提出之九顆電晶體所改良設計，如圖 3-21 具設定(set)與重置(reset) 功能的 TSPC。此類正反器的特點在於架構簡單與高操作速度，電晶體數目比傳統邏輯電路正反器是較少的，因此對於我們設計低功率電路有相當大的幫助。. - 29 -.

(43) VDD. ψ. VDD. VDD M9. M1. ψ. M5. M2. set. M6. VDD M12. D. Qb. M3 M4. ψ setb. M7 ψ. M10. M8. M11 M14. Q M13. setb. (a). ψ. VDD. VDD. VDD. M1 Rb. M4. M9. M2 ψ. M5. VDD M12. D. Qb M6. M3 ψ. ψ. M7 M8. Rb. M10. Q M13. M11. (b). 圖 3-21. Set 與 Reset 之單相位時序正反器. 3.6 數位類比轉換器在逐次逼近式類比數位轉換器當中，是由數位類比轉換器產生一組參考電壓供取樣後的輸入信號進行比較，藉由數位位元碼的輸入，數位類比轉換器可還原出對應之類比信號位階。有許多架構可以實現，本節將介紹應用於 SAR ADC 之. - 30 -.

(44) 二元權重(binary weighted)數位類比轉換器架構，有電阻式、電流式以及電容式等三種基本類型，根據元件組成的差異性，在此解析其特色。. 3.6.1 電阻式數位類比轉換器電阻式數位類比轉換器是由電阻分壓產生參考電壓，由於此架構直觀且容易分析，圖 3-22 為六位元電阻式數位類比轉換器的基本架構[2]。 RF. B1. B2. B3. B4. B5. B6. 2R. 4R. 8R. 16R. 32R. 64R. Vout. -Vref. 圖 3-22. 電阻式數位類比轉換器. 當數位碼 Bi 為 1 時，表示比較器負端與電阻連接，由比較器的虛接地端至-Vref 構成迴路，電流流經電阻 RF 後，輸出電壓值 Vout；反之數位碼 Bi 為 0 時，比較器負端與地連接，經電阻 RF 的電流路徑後，輸出值 Vout 將減小，滿刻度電壓所對應之數位碼為 1111112。其中，B1 表示最小有效位元 LSB，RF 為權重比率，一個 N 位元的類比輸出可整理成(3-4)式，所需的總電阻數目為 2N+1 個單位電阻， Vout   RF  Vref (. BN BN 1 B B R  2 ...  N 21  N 1 )  ( F Vref )  Bin 2R 2 R 2 R 2 R R. (3-4). Bin  BN  21  BN 1  22...  B2  2( N 1)  B1  2 N 當需要高解析度時，電阻使面積倍數的成長，使得電路佈局面積增加。為了解決電阻倍數增加的缺點。R-2R Based 電阻式數位類比轉換器架構被提出，如圖 3-23 六位元 [2]。. - 31 -.

(45) 2·I6. 2·I5. R. Vref. R. 2·I4. R. 2·I3. R. 2·I2. R. 2·I1. 2R I1. 2R. 2R I6. 2R I5. 圖 3-23. 2R I4. 2R I3. 2R I2. I1. R-2R 電阻階梯式架構. 由電阻值 R 及電阻值 2R 組成之 R-2R 電阻階梯式架構，顧名思義，主要是由於電阻值 R 與電阻值 2R 的電阻所組合而成。在 N 位元解析度的數位類比轉換器中，只需電阻數為 3N+1 個單位電阻，大量節省了電阻佈局面積。其電路運作原理是利用電阻間的比例，產生出二進位的電流(Binary-Weighted Currents)，產生對應位階如(3-5)式。其中，Ir 為流經參考電源 Vref 之電流。當 I1  I 時， I 2  2I , I 3  4I ..., I N  2 N 1 I Ir  Vout  RF  I r (. Vref 2R. (3-5). BN B B B  NN21 ...  12  01 ) N 1 2 2 2 2. 除了 R-2R 電阻階梯式架構之外，亦可將前面幾個較大位元(MSBs)的控制電阻，代換成 Thermometer 碼，使整體的數位類比轉換器得到更優的單調性 (monotonicity)，此方法亦可降低突波產生(Glitch)。儘管提出上述這些方法，電阻確無法避免在製程上容易受製程變異與溫度的因素，影響著精確度及電阻不匹配等問題。因為製程上的不確定因數，所以在設計上盡量避免由電阻階梯式架構。此外，由於電阻不需電荷的充放電，若需要高速的轉換器架構，電阻式數位類比轉換器是適合的。. - 32 -.

(46) 3.6.2 電流式數位類比轉換器電流式數位類比轉換器之工作原理：控制電流輸出，使電流作二進位權重分配，此架構可使操作速度大幅提升[2]，如圖 3-24 所描繪。此電路之優點為轉換速度快此電路之優點為轉換速度快和節省佈局面積，但卻存在著電流漂移的缺點，使得精確度不易控制。I 為單位電流量，Bi 為數位控制碼，在實際電路中即為開關之信號，用來控制權重電阻 RF 的輸出電流量，當數位控制碼 Bi 為 1 時，電流經電阻 RF 正常傳輸；反之則斷路。由於電路被動元件要求數目少， RF. B1. B2. B3. B4. B5. B6. I. I/2. I/4. I/8. I/16. I/32. Vout. -Vref. 圖 3-24. 電流式數位類比轉換器. 電流式數位類比轉換器雖然轉換速度快，但實作電路受限於電流控制不易與較大耗能的影響，在強調低功率的 SAR ADC 設計上，電流式數位類比轉換器現較少使用。. 3.6.3 電容式數位類比轉換器六位元電容式數位類比轉換器包含：六個位元的控制信號及所對應的二位元權重電容排列[2]，如圖 3-25 所描繪。其運作是透過不同比例的電容充放電來達到數位類比轉換器的功能。電路架構中，兩個單位電容為 C，其一連接最小位元的控制信號 B1，切換至控制信號 B1 時，得到最小的位階。另一個單位電容用來保持正確的電壓比例，使得電路運作時不違反二位元權重之規則。N 位元解析度的電容式數位類比轉換器，所需要的總電容數目為 2N 個單位電容，每一個輸出位階可 - 33 -.

(47) 表示為(3-6)式，當數位碼 Bi 為 1 時，開關導通，參考電壓 Vref 與電容相連接。 S2 Vout 32C. 16C. 8C. 4C. 2C. C. C. B6. B5. B4. B3. B2. B1. SW. SAR. S1 Vin. Vref. 圖 3-25. Vout  Vref  (. 電容式數位類比轉換器. BN BN 1 B B  2 ...  N21  N1 ) 2 2 2 2. (3-6). 電容式數位類比轉換器同時具有另一項特性是信號取樣的功能，對於 SAR ADC 的電路，可省去取樣保持電路的設計。其製程的元件匹配性與精確度較電阻佳，故現今電容式數位類比轉換器廣泛被使用在中高解析度的電路架構。電容式數位類比轉換器的缺點是電容佈局面積較大和電容充放電時間長，所以在高解析度的需求下，須對電容匹配的問題詳加考量。現今文獻已有提出交換式電容的方式，可以解決電容數過多造成佈局面積龐大的問題，但此方式增加了控制訊號的複雜度。. 3.7 時脈產生器一個 N 位元解析度的 SAR ADC 需有 N 次的回授及運算時脈，速度較高的運算時脈可經 D 型正反器(D flip-flop)將頻率除二，產生所需的取樣時脈。依本論文及十位元 SAR ADC 實作，除十電路可分解為除五再除二，圖 3-26 為除五的時脈電路，最終產生的 phi4 信號將傳遞予 D 型正反器除頻，來達成最終除十之目的。. - 34 -.

(48) phi1. D Q DFF Q. phi4. phi2 D Q DFF Q. D Q DFF Q. Clock Clock phi1 phi2 phi3 phi4 圖 3-26. 除五時脈電路. - 35 -. D Q DFF Q. phi3.

(49) 第四章. 高效能 SAR ADC 的設計. 4.1 切換電容能量損耗電容式的數位類比轉換器(DAC)，藉由控制信號開關的切換，對電容進行充放電來產生參考位階的變化，整體 SAR ADC 電路大部份的能量消耗會發生在電容切換的過程中。在近期的文獻中，各種新穎的電容式數位類比轉換器陣列 (capacitive DAC array)切換方式被提出來，用來減少傳統 SAR ADC 電路中 DAC 的能量消耗，如[13][14][15][16][17][18][19]。近期文獻中，節省的能量百分比依序為：MSB capacitor splitting 節省 37.48% 、energy-saving 節省 58.26% 、 set-and-down 節省 81.26% ，以及 Vcm-based 節省 93.76%。而本論文運用了新的切換架構，即浮動開關電容(floating capacitor switching, FCS)技術[20]，使得整體電路切換能量達到最省。與傳統 DAC 架構相比較，此技術可節省約 97.66%的能量消耗。. 4.2 傳統 SAR ADC 架構傳統 DAC 架構如圖 4-1，信號取樣採用底板取樣(bottom plate sampling)技術 [3]，此技術可降低電荷注入(charge injection)對取樣信號的影響。SAR ADC 為了符合二位元搜尋演算法，電容大小設計以二的冪次方排列，例如十位元之 SAR ADC，電容由大小為 29C、28C…、21C、20C、C。在電容開關切換後，在比較器的正負輸入端會得到一組參考電壓 VAP 及 VAN，比較器判斷兩端電壓大小，逐次將比較結果傳遞至下一級的電容。傳統的 SAR ADC 電容切換順序由最大的電容 2N-1C 起，逐次切換到最小的單位電容 C，此切換之控制邏輯由暫存器提供， DAC 依據控制邏輯所輸出的信號，切換至參考電壓 Vref 或 Vgnd，而得到不同的參考電壓值 VAP 及 VAN。. - 36 -.

(50) Vin. Vref. Voltage Selecting Mechanism. S1. VAP S3. Vref. S2. 2N-1C. 16C. 8C. 4C. 2C. C. C. C. C. Capacitive DAC Array. Vref. S2. 2N-1C. 16C. 8C. 4C. 2C. SAR. S3. VAN S1. Vip. Vref. 圖 4-1. Voltage Selecting Mechanism. N 位元傳統 SAR ADC 架構. 4.2.1 取樣保持狀態之能量分析本節說明四位元傳統 SAR ADC 架構的動作順序及功耗計算，如圖 4-2 至圖 4-5 所描繪。其中 Vpx、Vnx 代表比較器在第 x 次切換之後，正(＋)負(－)端輸入電壓值，取樣時 x 為 0 時，信號 Vip 與 Vin 進行取樣，此時 DAC 輸出電壓 Vp0 與 Vn0，其值為 Vref。由於功率消耗正比電荷的變化，每次切換過程的電容功耗可寫成(4-1) 式，負號代表消耗能量，Vnew 為電容 C 經切換開關後所產生的電壓差，Vorg 則為原始電壓差。. Eorg new  CVref  (Vnew  Vorg ). (4-1). 1. 取樣(sample)：如圖 4-2(a)，取樣時開關 S2 導通，參考電壓 Vref 對電容底板之. 差動輸入信號充電，比較器的輸入端電壓為 Vref，各別電容所帶的電荷量為電容值與(Vref－Vinput)之乘積。. - 37 -.

(51) (a). Vref Vref. S2. G5. G4. G3. G2. G1. Vin. Vin. Vin. Vin. Vin. 8C. 4C. 2C. C. C. C. C. Sample S2. 8C. Vip. 4C. Vip. 2C. Vip. ↓. Energy consumption ：. Vip. Vip. (b). Vref. S2. 8C. SAR. Vn0. E  8CVref2. Vref. Vref. Vp0. Vp1 4C. 2C. C. C. C. C. Vip-Vin > 0 S2. 8C. 4C. Vref 圖 4-2. 2C. Vref. Vref. Vref. SAR. Vn1. 信號取樣與第一次比較. 2. 取樣後第一次比較：如圖 4-2(b)所示，連接參考電壓 Vref 之開關 S2 與比較器輸. 入斷開，此時電容之電荷達平衡。之後比較器正端的電容(8C)接至電位 Vref，其餘電容(4C、2C、C、C)則接至 Vgnd。而比較器負端的電容則接至相反之電位，雙端電位維持差動信號的模式。因為輸入信號是由電容的底板輸入，所以在進入比較器輸入端時，會造成信號的反轉，而比較器正負兩端電壓 Vp1 與 Vn1 可表示為(4-2)式，同時進行第一次的比較。. - 38 -.

(52) 1 V p1  Vref  Vin  Vref 2 1 Vn1  Vref  Vip  Vref 2. (4-2). 而此時電容切換所消耗的能量可表示為. E p, 01  8CVref  [(V p1  Vref )  V p 0 ]  4CVref2. (4-3). En, 01  (4C  2C  C  C )Vref  [(Vn1  Vref )  Vn0 ]  4CVref2. (4-4). E01 (total )  E p, 01  En, 01  8CVref2. (4-5). 其中 Ep,. 01 代表比較器正端(＋)電容陣列，由取樣狀態結束後，第一次切換. 電容陣列時所產生的能量消耗。反之，En,. 01. 代表比較器負端(－)，切換時所消. 耗的能量。Vp1 與 Vn1 的電壓經由比較器判斷，將結果(MSB)儲存於暫存器中。. 4.2.2 電荷重新分佈之能量分析在 DAC 電容陣列中切換順序為 G5、G4、G3 切換至 G2，每一組電容在完成電位切換後，經由比較器得到的比較結果，會決定一個位元的數位輸出碼，直到 G2 切換完成後，得到四個位元的數位輸出。電容陣列中，G1 不做切換，其存在目的，是為了使得 DAC 的輸出電壓 Vpx 與 Vnx 符合二位元權重的切換量。接下來討論第一次比較結果，所產生的不同切換情況。 1. Down transition：如圖 4-3 所示，若第一次比較結果輸出為高電位，代表 MSB. 信號為 1，Vp1 > Vn1，等同於 Vip > Vin。為使得信號正負兩端的電壓值互相逼近共模電壓 Vcm。所以，Vp1 電壓需要減少，而 Vn1 端電壓必需增加，代表 G5 的目前所接至電位與預測值相反。所以必須變更連接正負端兩個 8C 電容的參考. - 39 -.

(53) Step 1.. 圖 4-2(b). Energy consumption ：. ↓ G5. G4. E  10CVref2. G3. G2. G1. Vref. Step 2.. Vref Vref. S2. 8C. 4C. Vp2 2C. C. C. Vip-Vin > 1/2 Vref S2. 8C. Vref 圖 4-3. 4C. 2C. Vref. C. Vref. SAR. C. Vref. Vn2. G5 至 G4 之切換路徑(Down transition). 電位，分別切換至 Vgnd 與 Vref。至於 G4 的兩個 4C 電容則接至預測的參考電壓 Vref。切換完 G4 的兩個 4C 電容之後比較器兩端的電壓分別為. 1 1 V p 2  V p1  Vref  Vref  Vin  Vref 4 4 1 3 Vn 2  Vn1  Vref  Vref  Vip  Vref 4 4. (4-6). 從 G5 切換至 G4 所損耗的能量可推導如下. E p, 12  4CVref  [(V p 2  Vref )  V p1 ]  5CVref2. (4-7). En, 12  8CVref  [(Vn 2  Vref )  Vn1 ].  (2C  C  C )Vref  [(Vn 2  Vref )  (Vn1  Vref )]  5CV. 2 ref. E12(total )  E p, 12  En, 12  10CVref2. (4-8). (4-9). 切換完 G4 後比較器可判別兩端電壓差 Vp2 與 Vn2 大小，可產生次高位元。. - 40 -.

(54) Step 1.. 圖 4-2(b). Energy consumption ：. ↓. Step 2.. Vref Vref. S2. G5. G4. Vref. Vref. 8C. 4C. E  2CVref2. G3. G2. G1 Vp2. 2C. C. C. Vip-Vin > -1/2 Vref S2. 8C. 4C. 2C. Vref 圖 4-4. C. Vref. SAR. C. Vref. Vn2. G5 至 G4 之切換路徑(Up transition). 2. Up transition：如圖 4-4 所示，若第一次比較結果輸出為低電位，代表 MSB 信. 號為 0，Vp1 < Vn1，等同於 Vip < Vin。為使得信號正負兩端的電壓值互相逼近共模電壓 Vcm。由於前一次的 MSB 預測值是正確的，則 G5 不做切換，而 G4 兩端的電位則接至預測的參考電壓 Vref。此時，比較器兩端的電壓分別為. 1 3 V p 2  V p1  Vref  Vref  Vin  Vref 4 4 1 1 Vn 2  Vn1  Vref  Vref  Vip  Vref 4 4. (4-10). 從 G5 切換至 G4 所消耗的能量可推導如下. E p, 12  8CVref  [(V p 2  Vref )  (V p1  Vref )].  4CVref  [(V p 2  Vref )  V p1]  CVref2. (4-11). En, 12  (2C  C  C )Vref  [(Vn 2  Vref )  (Vn1  Vref )]  CVref2. (4-12). E12(total )  E p, 12  En, 12  2CVref2. (4-13). - 41 -.

(55) Vref 8C 4C 2C 8C 4C 2C. C. C. Down. E. 8C 4C 2C. =. 4.. 5C V. Vref Vip-Vin > 0.5 Vref 8C 4C 2C. C. Up. C E. 2 re. V C. 8C 4C 2C. C. C. Down. Vref Vref. Vip-Vin>0 C. C. Up. =. C. Vref Vref. Vref. f re. C. Down. Vip-Vin > -0.5 Vref C. C. Up E. 8C 4C 2C. C. C. 3. C. Vref Vref Vref Vref Vref Vref. 8C 4C 2C. = 2 f. V re 5C. 0.. Vref Vref Vref. C. 8C 4C 2C. =. C. E. 8C 4C 2C. 2. C. Vip-Vin > -0.25 Vref. 2. Vref Vref. C. C. 8C 4C 2C. 2 f. Vref Vref Vref Vref. V re 2C. Vip Vip Vip Vip Vip. 8C 4C 2C 2 E = 8CVref. 5C V. C. 6.. C. E. 8C 4C 2C. C. =. C. Sample. Vref Vref Vref Vref Vref Vref. 8C 4C 2C. 10. Vref. 8C 4C 2C. E. Vref. 1. C. Vip-Vin > 0.25 Vref. 2 f. f. V re 5C. 2.. Vref Vref Vref. C. C. 8C 4C 2C. =. Vref. Vin Vin Vin Vin Vin. Vref. C. Vip-Vin > 0.75 Vref. 2 f re. C. C. Vip-Vin > -0.75 Vref 8C 4C 2C. C. 4. C. Vref Vref. (a) Vref 8C 4C 2C. C. Vref C. 8C 4C 2C. Vip-Vin > 0.875Vref 8C 4C 2C. C. 8C 4C 2C. Vref. 2. Vref. Vref 8C 4C 2C. C. 8C 4C 2C. Vip-Vin > 0.75Vref C. Vref Vref. 1. C. Vref Vref 2. Up. E = 1.625CVref. C. Vref Vref. C. C. 2. 2. C. 8C 4C 2C. C. C. Vref. C. C. C. Up. Vref. 2. 8C 4C 2C. 3. C. C. C. C. Vip-Vin > -0.75Vref 8C 4C 2C. C. C. Vref Vref 2. E = 0.125CVref. C. C. 8C 4C 2C. Up. C. C. Vip-Vin > -0.875Vref 8C 4C 2C. Vref. 傳統架構之四位元 SAR ADC 所有切換路徑. - 42 -. Down. E = 3.625CVref. (b) 圖 4-5. Vref. Vref Vref Vref Vref. Vip-Vin > -0.375Vref 8C 4C 2C. C. Vref. C. Vref Vref. 8C 4C 2C. Vref. C. Vref Vref 2. Vip-Vin > 0.175Vref 8C 4C 2C. Vref. C. C. E = 0.625CVref. Vref. C. Vref Vref Vref. Vref. Up. 8C 4C 2C. Down. Vip-Vin > -0.25Vref. Vref Vref. E = 1.125CVref. C. C. 8C 4C 2C. C. Vip-Vin > -0.625Vref. Vref. 8C 4C 2C. Vref Vref Vref. Vip-Vin > 0.625Vref 8C 4C 2C. C. Vref. Vref Vref 8C 4C 2C. C. Vref. 8C 4C 2C. Vref. E = 3.125CVref. Vref. Vip-Vin > 0.25Vref 8C 4C 2C. C. 2. Down. C. C. Vref Vref. Vref Vref C. 8C 4C 2C. 8C 4C 2C. Vref. E = 2.625CVref. C. Vref Vref. Vip-Vin > -0.125Vref. C. Vref. Vref. 8C 4C 2C. C. C. 2. Down. E = 2.125CVref. C. Vip-Vin > 0.375Vref. C. Vref Vref Vref. Vref. Vref. C. C. Vref. 4.