第二章 類比數位轉換器概論
1. Mid-rise 量化器
當輸入信號位於量化範圍於中間位準時，經過一個理想的 N 位元 Mid-rise 量 化器，輸出的位階數為偶數，如圖 2-5。一個單位的輸入信號量為 x
如(2-10)式，其對應輸出位階量如(2-11)式以 y
表示，其中 N 為量化器的位元數、XFS為輸入 訊號的化範圍、XFS代表滿刻度信號範圍，而 Levels 是指量化器之位階數。overload
Y(
digitized
)X(
analog
)Y
FSX
FSoverload
e = y-Gx
Δ
x LSB
Δ
x LSB
2
FS FS
N
X X
x Levels
(2-10)1 2 1
FS FS
N
Y Y
y Levels
(2-11)圖 2-5 Mid-rise 量化器轉移曲線與對應之量化誤差
2. 多位元量化器
當輸入信號位於中間值附近時，理想的N位元Mid-tread量化器，輸出的位階 數為奇數，也就是說輸入訊號此時具有一個大小相同的輸出位階。其對應之輸出 位階並不隨信號增減而變化，如圖2-6。每單位的輸出入信號轉換量定義為而一個 單位輸入位準的大小x定義如(2-13)式。而輸出位階差與y如(2-13)式。
overload
LSB
Y(
digitized
)X(
analog
)差(Differential nonlinearity, DNL)。當差動非線性誤差大於一個最小有效位元時，
則會發生解碼錯誤的情形。而實際類比輸出與理想線之最大差距值稱為整體非線 性誤差(Integral nonlinearity, INL)。
Y(
digitized
)X(
analog
)LSB
Missing code Gain error
DNL INL ideal practial
圖 2-7 非理想多位元量化器之轉移曲線
2.4 量化誤差的產生
量化誤差可視為一種不確定性的雜訊，也可稱它為量化雜訊(quantization noise)。輸入訊號在有限頻帶內的量化誤差需限制在
0.5LSB 間，量化雜訊如同 白色雜訊(white noise)一般，其整體之機率密度函數(probability density function, PDF) 以 fQ(q)表示，(2-15)式，其相對應之機率密度函數圖描繪於圖 2-8。1 ,
( ) 2 2
0,
Q
LSB LSB f q LSB q
otherwise
(2-15)f
Q(q)
-LSB/2 LSB/2 q
1/LSB
圖 2-8 量化誤差雜訊分布
由圖 2-9 之機率分布，可以計算出整體的量化誤差平均值為零，若採用均方根
(root-mean-square, RMS)值表示成為 之功率頻譜密度(power spectral density, PSD)可經由(2-17)式描繪出
SQ(f)
converter, SAR ADC) 在架構上相較於其他類型的類比數位轉換器，具有佈局面 積小、功耗低等優勢。基本架構包括：取樣保持電路(sample-and-hold circuit)、比 較器(comparator)、數位類比轉換器(digital-to-analog converter, DAC)及邏輯暫存器 (logic registers)，如圖 2-10。[5]
Digital-to-Analog Converter
Logics
&
Registers
V
inputD
out Sample & HoldCircuit
Comparator
N
圖 2-10 SAR ADC 方塊圖
逐次逼近式類比數位轉換器之基本原理是二元搜尋演算法，輸入的類比訊號 會用二分法來決定輸出的數位碼，同時參考電壓會逐次逼近輸入訊號，來達成類 比訊號轉換成數位訊號的目的。
2.5.1 二位元搜尋法
逐次趨近式類比數位轉換器，如同字面上的翻譯－逐次趨近；類比訊號進入 電路時，透過 DAC 參考電壓，再由比較器判斷，不斷的用二分法去產生數位輸出 碼，參考電壓會不斷的逼近輸入訊號，直到完成 N 位元的轉換。
逐次趨近式類比數位轉換器所輸出的編碼方式為二進制，當類比信號進入類 比數位轉換器之後，以二分法去逼近參考值，經由比較器結果決定輸出的數位 碼，每次的參考電壓由前一次的輸出碼所決定，N 位元都被決定後，所有數位碼 並列輸出，這樣就完成了類比數位的轉換。圖 2-11 為 N 位元的 SAR ADC 之操作 流程[2]，輸入信號為 Vin，參考值為 VD/A，而參考電壓一般介於 0 伏特至 Vref伏之 間。SAR ADC 系統開始動作時，設置一數位碼為 10002，即 VD/A等於 Vref/2，提 供輸入信號 Vin做比較，假設 Vin大於 VD/A，則輸出數位碼 Bn扔然為 1，表示 VD/A 必須持續向 Vin逼近，所以在下一個週期，VD/A的參考電壓量須加上(Vref/2)/2，即
為 VD/A值為 3Vref/4，再與 Vin比較一次，並決定 Bn-1；相反的，若 Vin小於 VD/A， 則將輸出數位碼 Bn修正為 0，而在下一個週期的 VD/A須減少(Vref/2)/2 的參考電壓 量，即 VD/A＝Vref/4。在二元搜尋法中，每次產生的 VD/A值會越來越逼近於輸入信 號 Vin。一個 N 位元的 SAR ADC 需執行 N 次的比較週期(clock-cycle)，數位碼決 定順序由最高位元 MSB 至最小位元 LSB。
Start
Sample V
in, V
D/A= V
ref/2, n = N-1, i = 1
B
n= 1 B
n= 0
V
D/A= V
D/A+ V
ref/2
i+1V
D/A= V
D/A- V
ref/2
i+1Stop V
in> V
D/An = n-1 i = i+1
i > N
BN, BN-1 …, B2, B1
Parallel output, Yes No
No Yes
圖 2-11 SAR ADC 之二位元搜尋法流程圖
第三章 SAR ADC 之電路元件
3.1 取樣保持電路
完整的取樣類比訊號才能使整體電路效能提升，所以類比數位轉換器中取樣 保持電路是相當重要的一部分。電路基本的取樣保持電路包含一個開關與取樣電 容如圖 3-1。當開關啟動時，輸入信號將對電容 CH進行充電，取樣完成後使得電 容 CH存在著取樣訊號 Vin的電位。
V
inV
outclk
C
HR
on圖 3-1 取樣保持電
3.1.1 開關電路
在設計電路上，最簡單的開關大致可分為PMOS開關、NMOS開關和傳輸閘 開關(transmission gate switch)三種，可依訊號的傳輸範圍去做選擇。另外，時脈 增強(Clock boosting)電路與靴帶式開關(bootstrapped switch)[21][22]是特殊種類的 開關，下面將分別討論分析。
3.1.2 NMOS 開關與 PMOS 開關
NMOS開關與PMOS開關是最常被使用的開關電路，如圖3-2所示。圖3-3為 NMOS與PMOS開關在TSMC 0.18-m 1P6M CMOS製程下，供應電壓為1.8V，開 關轉導值(transconductance)對傳輸電壓訊號的變化情形。由圖3-4的模擬結果可 知，NMOS開關在傳輸訊號高於0.8V後，隨著電壓的上昇，會導致轉導值快速的
V
inV
outclk
clk = high
V
inV
outclkb
clkb = low
(a) (b)
圖 3-2 NMOS 開關與 PMOS 開關電路圖
下降，換句話說NMOS會進入飽和區(saturation region)，導致NMOS開關的開啟電 阻過大，使的開關的效能變差。最糟的狀況是，NMOS會進入弱反轉區(weak inversion)，造成開關無法正常運作。PMOS也會有一樣的情況發生，由圖3-4的結 果得知。由於NMOS與PMOS開關受到本身臨界電壓(Threshold Voltage)影響，雖 然設計簡單，但使用上有許多限制。
圖 3-3 輸入訊號與開關轉導值關係曲線
3.1.3 傳輸閘開關
若處理傳輸訊號範圍較大的電路例如交換電容式電路，單靠NMOS開關或 PMOS開關是沒有辦法的。所以將NMOS與PMOS開關以組成傳輸閘(transmission gate)開關，如圖3-5所示。
另外模擬NMOS與PMOS開關供應電壓為1.2V，如圖3-6。可得知供應電壓的 下降NMOS開關與PMOS開關會，造成轉導值降低，訊號範圍大約在0.6V到0.8V 時，NMOS與PMOS開關皆無法完全開啟，所以在低電壓的電路當中，傳輸閘開
關是不適合的。
V
inV
outclk
clkb
圖 3-4 傳輸閘開關電路圖
圖 3-5 供應電壓為 1.2V 下的輸入訊號與開關轉導值關係曲線
3.2 低臨界電壓技術
在低臨界電壓製程中，電晶體的臨界電壓變小，可以幫助設計者容易在低電 壓下設計。而低臨界電壓技術需藉由製程的進步，更多的掺雜與光罩技術將提高 晶片製作的成本。此外，臨界電壓的降低可能造成漏電流(leakage current)嚴重的 增加，使得開關電容式電路產生諧波失真現象，而間接影響系統的解析度。因此，
在類比電路上採用低臨界電壓技術，需謹慎的考量及設計。
3.2.1. 時脈倍壓電路
時脈增強(Clock boosting)電路是將電晶體開關的控制驅動信號電壓提高，讓 NMOS開關可有效地驅動，如圖3-6。當時脈訊號clk在高電位時，MP2導通且對電
容C2充電至供應電壓VDD。同時MN1也導通，使輸出訊號clkB放電至接地電位，此 時電路為關閉狀態。時脈信號clk降至低電位時，由於反向器使得電容C2將充電至 兩倍的供應電壓 ，經過MP3 傳送到clkB。其 中clkB訊號最大 的電壓值可達到 VclkB,peak，如(3-1)式所計算。
clk
C
1C
2 clkBMN1
MP2
MP1
MP3
V
DDA
圖 3-6 時脈倍壓電路
2 ,
2 ,
2
clkB peak DD
P P switch
V V C
C C C
(3-1)(3-1)式中的CP為節點A，C2上板處對地的寄生電容，而CP,switch為連接之開關 的閘極寄生電容。為了降低可能發生的電荷共享(charge sharing)及閂鎖(latch-up) 現象，電晶體MP3的基板(bulk)必須有不同的偏壓。因此，時脈增強電路可解決開 關無法完全導通的問題，然而對奈米製程的電路來說，會有可靠度的問題。在長 時使用較高驅動電壓，容易造成開關使用壽命的縮短，甚至造成開關之閘極的毀 損，以及功率消耗的增加等等的問題，間接造成電路無法持續運作。
3.3 靴帶式開關
解決開關於低電壓難以導通，靴帶式開關為另一種有效的方法，如圖 3-7 所 描繪。時脈信號 clk2 為高電位時，電路上半部形成一迴路對電容 Cb預先充電並 儲存 VDD之電壓差，此時節點 G 為零電位並關閉電晶體 MS開關。時脈相位改變
時，高電位的 clk1 開啟開關，節點 G 將順著電路下半迴路提升至 Vin+VDD的電位，
即開關開始運作。節點 G 的電位將隨輸入信號 Vin值而更動，並且在開關啟動後 的任何時間點，電晶體 MS的閘極至源極電位差恆為 VDD，也就是說 NMOS 開關 的驅動電壓 VGS為定值，如圖 3-8 信號暫態。此技術最大優點即為提供一個固定 的轉導，避免開關阻抗與輸入信號相依的問題，諧波失真因而降低。
clk1
clk2 clk2
clk1 clk2 Cb
MS
G
V
DDV
inV
outclk1 clk2
圖 3-7 靴帶式開關
V
inV
GV
DD圖 3-8 信號暫態圖
3.3.1 以靴帶式開關實現之取樣保持電路
靴帶式開關是另一種可以解決開關無法有效導通的方法，如圖 3-9，其中 CS 為取樣電容，MNSW為取樣開關。其工作原理是將 Cb預充一個 VDD的電壓值，開 關在取樣時會有良好的線性度，讓 MNSW導通後能維持足夠的驅動能力，取樣訊 號也因此減少失真度。
以時脈信號 clk1 及 clk2 做暫態分析，當 clk2 為高電位時，開關 MN3及 MP4 導通，將電容充電至 VDD。同時 clk2 也導通開關 MN5，零電位信號將藉由 MNT5
傳遞到節點 G 並關閉取樣開關 MNSW，信號保持在初始狀態。當 clk1 為高電位時，
信號 clk1 期間 MP4可確實被關閉，但缺乏起始電晶體 MN6S，所有開關的動作將 停止。另外，當節點 A 的電位為 VDD時，電晶體 MN6S將截止，此時的 MP2閘極 E 與源極 B 會有一個-2VDD的壓降，故在節點 A 與 E 間加入 MN6將有效的改善此 電壓差距，約可降為-VDD。而電晶體 MNT5的串接，是為了在時脈信號 clk1 於高 電位時，避免 MN5的閘極與汲極之電壓差達到 2VDD。圖 3-10 為 1.0-V 的供應電 壓下，輸入信號 20.05-kHz 及取樣頻率 200-kHz 之靴帶式開關暫態模擬，由圖中 可觀察在時脈信號 clk1 時，節點 G 與 Vin維持一個供應電壓 VDD的電壓差，圖 3-11。
圖 3-10 靴帶式開關暫態模擬圖
圖 3-11 節點 G 與 Vin 維持一個供應電壓 VDD
圖 3-12 輸入信號 200-kHz，取樣頻率 20.05-kHz 之頻譜
3.4 比較器電路
比較器電路是 successive approximation ADC 中最重要的元件之一，用來比 較兩端點之電壓大小。比較器能判斷的電壓差距越精細，代表能使在越高解析度 的類比數位轉換器當中。在一般設計考量上，比較器精確度的要求會遠小於 0.5 個 LSB 的誤差範圍內；而比較器判斷所需要的時間，即決定了比較器的操作速 度，主因為受限於後端元件的負載效應，以及比較器的電流。比較器普遍使用的 輸入信號會採用差動模式，主要為了得到較好的信號雜訊比。
比較器的組成主要是由前置放大器(pre-amplifier)和後級的比 較電路所組 成，如圖 3-13 所繪。前置放大器(pre-amplifier)除了提高增益值來增加解析度之
比較器的組成主要是由前置放大器(pre-amplifier)和後級的比 較電路所組 成，如圖 3-13 所繪。前置放大器(pre-amplifier)除了提高增益值來增加解析度之