1-1 前言
近年來隨著半導體技術的演進與製程技術的進步，元件的大小從微米 (micrometer)漸漸地走向奈米(nanometer)的尺度，也因此有許多新的製程技 術便相應而生。根據 2004 國際半導體科技準則(International Technology Roadmap of Semiconductor ,ITRS)的規劃與預測，如表 1.1 所示，從 2001 年 的 0.15 微米線寬發展到 0.13 微米再到至今的 90 奈米線寬，而線寬在 0.13 微米以下則是正式從微米時代進入了奈米時代的領域。在半導體製造工藝 迎來了 90 奈米的時代，下一個研究開發的焦點將轉移到 65 奈米製程的工 藝。在2004 年隨著 300 釐米晶圓及 90 奈米技術的進一步量產，65 奈米技 術節點也已經正式進入開發與試製的階段。根據ITRS 的規劃和預測，2007 年將迎來65 奈米工藝的時代，所以目前各個廠商與研究單位皆全力進行對 65 奈米製程工藝的開發與研究[1,2]。
Year of
Production 2001 2002 2003 2004 2005 2006 2007 2008 2009 2010 2011 2012 2013 Technology
Node hp90 hp65 hp45 hp32
MPU/ASIC
1/2 Pitch(nm) 130 115 107 90 80 70 65 57 50 45 40 35 32 Wafer overlay
metrology precision(nm)
3.5 3.2 2.8 2.5 2.3 2.1 1.9 1.8 1.4 1.3
表 1.1 2004 國際半導體科技藍圖(ITRS)製程線寬的演進
單位：nanometer
2007年將成為65奈米製程世代，以65奈米製程量產的系統晶片，不僅 面積只有目前最先進90奈米製程的50％、耗電量大幅降低，性能卻更加提 升，未來將應用於數位家電、手機等消費性的產品中。然而隨著製程線寬 縮小的推進，在製程技術上將面臨微影技術成為半導體製程上的最大瓶頸。
微影製程在半導體製造中一直扮演著舉足輕重的角色，隨著半導體產 品技術需求的提升，微影技術也需不斷地提高解析度以製作更微小的尺 寸。微影技術的目的是將積體電路結構的圖形製作在光罩(mask)上，然後將 光罩上的圖形轉印在塗佈有機光阻(photo resist)薄膜的晶圓上，經過穿過光 罩光線的照射及顯影的處理，光阻層便可呈現出與光罩上相同圖形結構，
並可將圖形適當地縮小，以便在晶圓上製造出許多相同電路結構的積體電
路產品，而微影技術的方法在本論文中就不做加以的介紹。
本論文主要是在探討在微影製程疊對量測(overlay metrology)的技術，
即光罩與晶圓之間的對準技術。目前半導體製程在線寬大於90 奈米的對準 技術都是使用光學顯微鏡來判讀半導體製程中層對層(layer to layer)之間的 疊對(overlay)，其方法是在光罩與晶圓上製作對準鍵圖形，如圖 1.1 所示，
再利用顯微鏡將光罩與晶圓上對準鍵圖形影像放大由CCD 輸出螢幕，藉由 影像疊對的方式來校正光罩與晶圓之間的對準。這在未來半導體製程技術 進入65 奈米時代後，將會遇到微影製程疊對量測技術的準確度已無法達到 所要求的精度，這將對整個半導體製程上是一個重大的問題及瓶頸所在。
1-2 研究動機
隨著半導體製程工藝技術的進步，半導體製程的線寬設計也逐年減小，
由早期的微米尺度進展到深次微米的尺度，而早期所使用的傳統顯微鏡來 判讀半導體製程中層對層之間的疊對準確度已無法達到所要求的精度，這 是因為傳統顯微鏡所使用的光學系統的繞射極限及像差所造成，因此必須 藉助更精密的光學自動判讀系統來完成。因此，自 90's 年代開始，微影疊 對量測技術搭載先進光學模組(optical module)及精密自動控制工作平台乃 應運而生並蓬勃發展，廣泛應用於先進半導體製程中層對層之間的微影疊 對量測。
根據 ITRS 2004 年對於半導體製程的線寬要求，如表 1.1 所示，線寬 已由2003 年的 107nm 減小為 90nm；相對於微影疊對量測的準確性要求則
圖 1.1 曝光對準時光罩與晶圓上之對準鍵圖
由 2003 年的 3.5nm 減小為 3.2nm。因此，預期在次世代線寬 65nm 的微影 製程疊對量測技術準確度將要求達到2.3nm。然而，礙於實際製程中隱藏了 無法量化之人為及製程所導入的誤差，所以目前商品化之微影疊對量測機 台僅能藉由重複量測微影疊對圖像得出量測的精密度，以及量測微影疊對 圖像0°和 180° (晶圓旋轉 180°)的差異來計算出量測機台的系統誤差，以稽 核微影疊對誤差量測的準確性。
本研究是採用嚴格耦合波理論(rigorous coupled wave theory)來分析半 導體光柵的各項參數，進而估算由於上下層光柵的錯位所造成各個繞射級 的繞射效率之改變，由此可推算出光柵疊對的誤差，以應用於改善半導體 製程上的對準誤差及提昇其對準精度達至數奈米。
過去分析表面蝕刻型光柵都是利用標量繞射理論(scalar diffraction theory)來進行分析，其基礎理論是建立於傅利葉光學(Fourier optics)上，標 量繞射理論是將光當作純量來進行分析，而此理論分析的好處在於使用簡 單，且不需要複雜的計算過程，但它適用的範圍侷限於較大的光學元件下，
即刻紋尺寸(feature size , s)(線寬)遠大於入射光波長(s/λ >>1)，或是條紋深寬 比(r)較小的元件(r/λ~1)。
嚴格耦合波理論是將光波以電磁波來表示做處理分析，並利用TE 極化 態和 TM 極化態來表示之，其分析主要是求滿足邊界條件的馬克斯威爾方 程式(Maxwell’s Equation)的解。其優點為能夠在入射光光源的波長與光柵的
光柵週期，兩者在很接近的情況下進行分析光柵繞射的結果。由於嚴格耦 合波理論是求精確解的一種方法，所以得知的解更能接近真實情況。由於 求解的過程中並不是可由簡單的數學分析方法來求得解，而必須在借助於 一些數值分析方法來進行處理分析，以利用計算機來進行運算。故在本論 文中在計算分析方法是採用1994 年由 Chateau 所提出的理論及數值分析方 法來撰寫模擬程式。而在模擬分析上是設計一矽基板上具有上下兩層光 柵，其上層光柵材料為光阻，下層光柵材料為介質，控制上下層光柵的錯 位量，使其從零至一光柵週期，再藉由 Chateau 所提出的嚴格耦合波理論 來分析計算光柵之繞射效率，並經由上下層光柵的錯位使零級繞射效率產 生變化來回推求得光柵的錯位量。
1-3 論文章節安排
本論文共分為七大章，目的是來說明半導體製程中層對層之間的疊對 量測分析，利用本論文中的理論與分析方法來進行上下層光柵錯位、光柵 形變及疊對誤差的模擬分析，最後再利用演算法來對光柵結構參數的最佳 化進行分析模擬。故本論文各章節的排列方式如下所示：
第一章 緒論
第二章 嚴格耦合波向量繞射理論