製作樣品流程

在本實驗中，我們分別需要如圖 3.1 中(a)垂直結構(b)水平結構(c)FET 結構 的樣品，我們使用光學微影的製程技術製作樣品，以下為我們的製成步驟。

圖3.1 樣品結構側面圖 (一) 清洗 ITO 玻璃

1. 切割玻璃：將鍍有 ITO 的玻璃基版切成 3cm × 3cm 的正方形破片。

2. 清潔玻璃：將樣品置於燒杯中，再置於超音波震盪器 (supersonic oscillator ) 中以下列不同溶液震盪，直到玻璃乾淨為止。

甲、 丙酮 ( Acetone，C3H6O )：三十分鐘，以除去有機物。

乙、 異丙醇 ( IPA，Isopropyl Alcohol 2-propanol，C3H8O )：三十分鐘，溶解 玻璃表面上的油漬。

丙、 NH4OH + H2O2 + H2O ( APM )，(比例為 1：1：5 ～ 1：2：7)： 三十 分鐘，去除金屬離子、有機物及微小粒子。

丁、 去離子水 ( D.I.water，deionized water )：五分鐘，以清除之前的有機溶 劑，再將樣品以氮氣吹乾。

(二) 定義 ITO 區域以做為外部接線用

1. 去水烘烤 ( dehydration bake )：將玻璃置於烤箱中加熱至 110℃，確保玻璃 上沒有任何水氣。

2. 旋轉塗佈光阻 ( spin coating PR )：利用旋轉塗佈機 ( spinner )再樣品上旋塗 一層光阻。

3. 軟烤 ( soft bake )：將上完光阻後的樣品放置烤箱中，加熱至 87℃ 烤一小 時以上，使光阻層的溶劑揮發掉，並使光阻與玻璃間的附著力增強，以利 後續的製程。

4. 曝光 ( exposure )：利用金屬製 Shadow Mask 來曝光，定義出 ITO 圖形。曝 光的圖形如下圖所示，依不同元件結構選擇適用之光罩：

(a)水平結構 (b)垂直結構 (c)FET 結構 圖3.2 定義蝕刻 ITO 區域

5. 顯影 ( develop )：浸泡樣品於顯影液 ( Shipley MF-319 ) 中約二分鐘，再以 D.I. water 沖洗。

6. 蝕刻 ( etching )：先將樣品以 100℃硬烤一小時，以增加阻擋蝕刻能力，再 放入濃盬酸 ( HCl，37%) 中約六到七分鐘，將玻璃上不要的 ITO 蝕刻掉。

7. 確認蝕刻結果：在樣本預備接電極的二端加電壓至 60V，測量漏電流，確 認小於0.1nA，才不至於影響後續的量測結果。

(三) FET 元件氧化層之成長及蝕刻

1. 以APCVD或PECVD的方式成長 300nm厚度的SiO2薄膜在ITO蝕刻完成後基 板上。

2. 氧化層蝕刻：重複上光阻以及曝光顯影的步驟，定義出要蝕刻的部分，再 將基板浸入氫氟酸(HF)蝕刻液中，去除未受光阻保護區域之氧化層，下圖 為氧化層蝕刻完成之樣品式意圖。

圖3.3 氧化層蝕刻完成之樣品

3. 清潔：重複前述清洗玻璃之步驟。

(四) 黃光微影製作水平金屬電極 1. 重覆上光阻及軟烤的步驟。

2. 曝光：在玻璃上曝出二相鄰電極數 um 間，且電極的兩旁需連接到 ITO 以 便日後量測方便，曝光的圖形如圖 3.4 所示：

圖3.4 曝光電極圖形

3. 顯影：在曝光後顯影之前須先將玻璃浸入氯苯中約二十分鐘，以利後段的 Lift-off。。

4. 蒸鍍 ( evaporate )：以熱蒸鍍 ( thermal evaporate ) 的方式在高真空下鍍上 金電極。

5. 金屬剝落 ( lift-off )：將樣品放入丙酮中，將光阻溶解，進而使其上方的金 屬剝落，留下想要的電極，下圖為金屬電極製作完成之樣品式意圖。

(a)水平結構 (b)FET 結構 圖3.5 製作完成樣品式意圖

6. 檢查樣品的金屬電極：在光學顯微鏡 ( 最高為 1200X ) 下觀察水平電極的 間距為何，並檢查lift-off 的完整性。

7. 量測金屬厚度：以薄膜測厚儀 ( α-stepper ) 量測水平電極的金屬厚度。

8. 量測漏電流：以Keitheley 6485 picoammeter 量測儀水平電極的背景電流，

需小於nA 的等級才不至於影響實驗的準確度，量測前需將樣品加熱，避免 有水氣吸付在樣品上，使得絕緣性不佳。

(五)樣品封裝與量測

1. 去水烘烤：將樣品放入烤箱加熱至 110℃，以去除殘留其上的水氣。

2. 旋塗電洞傳輸層：垂直結構需先旋塗一層 PEDOT 做為電洞傳輸層，以使樣 品表面較平坦，並將樣品置於可抽真空之容器，抽真空後再以 hot plate 加 熱120℃40 分鐘

3. 旋塗有機層：將 MEH-PPV 的溶液旋轉塗佈在樣品上，在真空烤箱裡把 MEH-PPV 溶液中的溶劑烤乾。

4. 蒸鍍電極：垂直結構需再蒸鍍鈣鋁電極，以做為元件之陰極。

5. 封裝：將樣品置入充滿氮氣之手套箱 ( glove box ) 中，避免氧化，再以適 當大小之透明玻璃做為子玻璃，塗上 UV 膠並貼上金屬製之真空膠帶以保

護中間的有機層，將子玻璃覆蓋在樣品上放進 UV 燈中約一分鐘，使 UV 膠凝固。

6. 量測 I-V 曲線：FET 元件以型號為 Hewlett-Packard 4156 的半導體分析儀量 測數據，水平結構及垂直結構則由電源供應器與電流器計 ( Keitheley 6485 ) 共同來量測I-V 圖，變溫量測則以液態氮或液態氦降溫。

清 洗 玻 璃

去 水 烘 烤

旋 轉 塗 佈 光 阻

軟 烤

曝 光

顯 影

蝕 刻

切 割 玻 璃 去 水 烘 烤

旋 轉 塗 佈 光 阻

軟 烤

清 洗 玻 璃

曝 光

浸 泡 氯 苯

顯 影

蒸 鍍 金 屬

金 屬 剝 落 ( L ift-o ff )

檢 查 電 極

去 水 烘 烤

旋 轉 塗 佈 M E H -P P V

真 空 烤 乾 溶 劑

手 套 箱 中 封 裝

量 測 樣 品 特 性

圖3.6 樣品製作流程圖

3.2 成品圖形

在此展示出製做樣品在光學顯微鏡下與實際尺寸

被曝光顯影掉 的區域

圖3.7 顯形完後的電極圖形

間距約2um

500um ITO 電極

金電極

圖3.8 蒸鍍金屬 Lift-off 後

圖3.9 封裝好的水平結構樣品

圖3.10 封裝好的 FET 結構樣品

第四章

實驗結果與討論

4.1 純電洞元件之製備

MEH-PPV 的 IP 約 在 4.9eV ， 估 計 的 EA 約 在 2.8eV ， 而 金 的 功 函 數 約 在 4.7-4.9eV，ITO的功函數則約為 4.7-5.0eV ⁽¹⁰⁾，對於ITO/MEH-PPV界面而言電洞所 需克服的能障約為 0.1-0.2eV，可以說是幾乎沒有障礙，對電子而言則須跨越相當 大的能障，約為 1.5eV，所以在文獻中多是以ITO/MEH-PPV/Au作為純電洞傳輸 元件，但是由於金在製作過程由於使用熱蒸鍍的方式，容易擴散深入MEH-PPV 內，而與另一側的ITO接觸而造成短路，因此在本實驗中垂直傳輸的三明治結構 元件，其電洞傳輸元件是利用ITO/MEH-PPV/Al來達成，能帶圖如圖 4.1 所示，以 ITO作為陽極，鋁作為陰極，

圖 4.1 垂直結構能帶圖

其中鋁的功函數為 4.06-4.41eV，因而在陰極端電子的能障約為 1.26-1.61eV，在這 麼 大 的 能 障 之 下 無 法 大 量 得 注 入 電 子 ， 根 據 I.D.Parker⁽¹⁰⁾實 驗 ， 可 利 用 Fowler-Nordheim tunneling( 式 2.4) 的 機 制 分 析 能 障 的 大 小 在 他 們 的 實 驗 中 ITO/MEH-PPV/Au的能障約為 0.19-0.22eV，ITO/MEH-PPV/Al則為 0.22-0.24(圖 4.2) 。

元件結構 能障(eV) ITO/MEH-PPV/In 0.21-0.23 ITO/MEH-PPV/Ag 0.28-0.33 ITO/MEH-PPV/Al 0.22-0.24 ITO/MEH-PPV/Cu 0.22-0.26 ITO/MEH-PPV/Au 0.19-0.22

圖 4.2 不同金屬接面之能障關係圖

在我們的實驗中，水平結構則是以 Au/MEH-PPV/Au 作為純電洞傳輸元件，能 帶圖如圖 4.4 所示

圖 4.3 水平結構能帶圖

由於水平及垂直結構的金半接面能障小於 0.2eV，元件的I-V特性是由塊材所主 導⁽¹¹⁾以大膽使用SCLC模型來計算出電洞遷移率。

4.2 水平及垂直方向電洞遷移率之量測與分析

一般常用來測量電子遷移率的方法有利用time-of-flight(TOF)⁽²⁰⁾，或者是利用 電流與電壓具有SCLC的關係，而計算出遷移率。TOF這項技術是利用脈衝光在一 側的電極處產生出載子，經由外加電場使電洞飄移至另一側的電極，飄移的時間 若為τ，電極之間的距離為L，則電荷的遷移率為

E L

µ =τ [4.1]

由於脈衝光需要準確的聚焦在一側的電極，因此 time-of-flight 只適用於垂直結構

中旋轉塗佈時的離心力是唯一會破壞對稱性的步驟，在介電常數上就反映出了不 coefficient )，μ^*為遷移率前係數(mobility prefactor)，Δ為活化能(activation energy)，

K^B為波斯曼常數。 我們再度藉由J-E關係(圖 4.5、圖 4.6)，利用SCLC計算出電洞

0.0 2.0x10⁷ 4.0x10⁷ 6.0x10⁷ 8.0x10⁷ 1.0x10⁸ 1.2x10⁸ 10^-12

10^-11 10^-10 10^-9

µ(m2 /V.s)

E(V/m)

250K 200K 150K 100K 50K

圖 4.6 垂直結構 μ-E 圖

1.5x10⁷ 2.0x10⁷ 2.5x10⁷ 3.0x10⁷

10¹ 10² 10³ 10⁴

J(A/m2 )

E(V/m)

140K 180K 220K 260K 290K

圖 4.7 水平結構 J-E 圖

1.6x10⁷ 2.0x10⁷ 2.4x10⁷ 2.8x10⁷ 3.2x10⁷ 10^-9

10^-8 10^-7 10^-6

µ(m2 /V.s)

E(V/m)

140K 180K 220K 260K 290K

圖 4.8 水平結構 μ-E 圖

由於在低場之下元件的I-V特性仍是由界面特性所主導⁽¹¹⁾，所以利用SCLC計算出 的電洞遷移率在低場並不準確，因而造成圖 4.8 中電洞遷移率隨著電場先下降後 上升的情形。為了更清楚看出兩者間的差異我們使用Pool-Frenkel form的式子去 分析，將式 4.3 二邊同時取對數得到

E +r

=ln ₀ )

ln(µ µ [4.5]

則取ln μ 對 E^1/2作圖(圖 4.9，4.10)，斜率就是γ，截距則為lnµ₀，就可以得出不 同溫度下的γ(圖 4.11)及μ⁰(圖 4.12)。

3x10³ 4x10³ 5x10³ 6x10³ 7x10³ 8x10³ 9x10³ 1x10⁴ 1x10⁴ 1x10⁴

4.0x10³ 4.5x10³ 5.0x10³ 5.5x10³ 6.0x10³ -21

2 4 6 8 10 12 14 16 18 20 22

再將式 4.4 取對數可得到

所以利用圖 4.11，畫出斜率可計算出hopping barrier(圖 4.13)，由圖中我們可看出 水平及垂直方向上的斜率幾乎相同，所計算出的垂直方向barrier約為Δ^v0.20eV，

水平方向Δ^h約為 0.23eV，和文獻中所測量的LED結構相近⁽¹⁸⁾，這可以說明水平結 構的電洞遷移率之所以較大，並不是因為水平方向的傳輸過程中，所需要克服的 能障較小。在Poole-Frenkel detrapping model中，電場係數γ是由於外加電場的影 響，而等效降低能障高度，使載子能夠跳出位井，圖 4.12 說明電場係數γ在水

每一次hopping所能跑的距離，在水平方向上較大的μ^*使得每一次跳躍的傳輸可 以超過共軛長度，我們利用微觀機制來說明，當載子在垂直方向傳輸時，每經過 一個單元，就必須要跨越能障才能繼續傳輸，若是沿著水平方向傳輸，由於共軛 高分子是沿著水平方向排列，所以載子可以跑一段很長的距離，都不需要跨越能 障，直到遇到缺陷或是共軛鏈的邊界才需要跨越能障。

4.3 集聚體與載子遷移率

高分子排列的方向對於載子遷移率有相當大的影響，那麼高分子薄膜的表面 型態是否也會影響載子遷移率呢?相鄰的共軛高分子有些鏈段會糾結在一起形成 集聚體，這些集聚體對於高分子薄膜型態(morphology)上的影響是確認的⁽²⁵⁾，因而 我們認為集聚體也是影響遷移率的一個重要因素。一般MEH-PPV的螢光光譜其峰 值位在 580nm，若是具有集聚體的MEH-PPV則會在 630nm多出一個峰值，形成一 個肩帶結構(shoulder) 在此我們利用此特性，做為偵測集聚體的工具。在實驗中 我們發現時間是影響集聚體的一個重要因素，圖 4.14 為MEH-PPV薄膜的光激螢 光光譜圖(PL) ，其中A是液泡好後靜置於室溫中 3 天，再旋轉塗佈成薄膜的螢光 光譜，B則是於室溫中靜置 7 天後的螢光光譜，其中B很明顯的具有較多的集聚 體，圖 4.15 則是利用水平電極量測並以SCLC計算A及B的電洞遷移率，我們發現 具有較多集聚體的樣品遷移率可以大上一個數量級，這說明了集聚體確實會影響 載子遷移率。

480 500 520 540 560 580 600 620 640 660 680 700 720 0.0

0.2 0.4 0.6 0.8 1.0

Intensity(a.u.)

wavelength(nm)

A B

圖 4.14 水平結構之光譜圖

0.0 2.0x10⁷ 4.0x10⁷ 6.0x10⁷ 8.0x10⁷ 1.0x10⁸ 10^-8

10^-7 10^-6

Mobility (m2 /V.s)

E(V/m)

A B

圖 4.15 不同集聚體樣品之 μ-E 圖

然而Blom等人則認為載子密度(charge density)才是決定遷移率的關鍵⁽²¹⁶，所以在此 而FET的載子密度為σ在增強型模式(accumulation mode)操作下有 _g

ox

= ，accumulation layer

s 飽和區(saturation region)的汲極電流(drain current)I

3

其中W為通道寬度(channel width) ，L是通道長度(channel length) ，C^ox是柵極電容 (capacitance of gate dielectric) ，而此時通道中的平均電場則為V^ds/L，我們可以利用 I^d與V^g的關係得出和電場相關的水平方向電洞遷移率μ^h(E) ，圖 4.16、圖 4.17 為 FET的特性圖，其中FET A的 L = 4μm，W = 400μm，FET B 的L= 5 μm，W = 400μm，

-40 -30 -20 -10 0

0.0 2.0x10⁷ 4.0x10⁷ 6.0x10⁷ 8.0x10⁷ 1.0x10⁸ 1.2x10⁸ horizontal A horizontal B vertical

圖 4.18 FET 與水平結構的 μ-E 圖

480 500 520 540 560 580 600 620 640 660 680 700 720 0.0

由圖 4.18 我們可以發現 FET 的遷移率確實比垂直結構大上幾個數量級，但是比 水平結構略小，而此時 FET 的載子濃度卻比水平結構大上５個數量級，所以我

由圖 4.18 我們可以發現 FET 的遷移率確實比垂直結構大上幾個數量級，但是比 水平結構略小，而此時 FET 的載子濃度卻比水平結構大上５個數量級，所以我

在文檔中 共軛高分子中非均向性電洞遷移率之研究 (頁 24-0)