論文架構

本論文以 0.18-μm CMOS 製程來實作出應用在射頻收發機的時脈產生器，其 內容共分為六個章節。第一章敘述本論文的研究背景與動機，第二章討論鎖相 迴路之系統分析，第三章將介紹應用在 400 MHz 鎖相迴路的設計與實現，第四 章主要介紹應用於 K 頻段之電壓控制振盪器電路，第五章則是介紹應用於 X 頻 段之頻率合成器的設計與實現。第六章為本論文之結論與未來展望。

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第二章 鎖相迴路基本觀念

鎖相迴路(Phase-locked Loop, PLL)在射頻收發系統扮演了相當重要的角色，

作為本地振盪源(Local oscillator, LO)，提供一個穩定且精確的週期訊號，以利混 頻器(Mixer)進行升降頻的動作。典型的鎖相迴路可分為相位頻率偵測器(Phase frequency detector, PFD)、充電泵(Charge pump, CP)、迴路濾波器(Loop filter, LPF)、

電壓控制振盪器(Voltage-controlled oscillator, VCO)和除頻器(Frequency divider, FD)等幾個區塊，如圖 2-1 所示。

PFD CP LPF VCO

FD

F

^REF

F

^OUT

F

^DIV

UP DN

I

^P

V

^CTRL

圖 2-1 鎖相迴路系統方塊圖

如圖 2-1 所示，先藉由相位頻率偵測器來比較輸入參考訊號與回授訊號之間 的相位和頻率差，並將此轉換成輸出脈波訊號 UP 和 DN，送至充電泵進行充放 電，再透過迴路濾波器將電流訊號轉為電壓訊號，傳送至電壓控制振盪器來調整 輸出頻率。最後此輸出訊號會再經由除頻器進行回授除頻的動作。而當回授端訊 號和輸入端參考訊號同步的時候，即兩者有相同的頻率且相位維持在一個可允許 的誤差值，則系統就可以達到鎖定，輸出訊號也就可以維持在所需要頻率值。經 由上述，可將鎖相迴路的輸入輸出表示為：

F_OUT = F_REF × N (2-1) 其中 N 為除頻器除數。由式(2-1)可知，當F_REF固定時，適當的調整除頻器的除數，

即可產生所需的倍頻輸出。以下將針對各個子電路區塊進行介紹，最後再探討整 個鎖相迴路的系統分析。

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2.1 相位頻率偵測器(Phase frequency detector, PFD)

相位頻率偵測器主要是偵測輸入端和回授端的週期訊號，比較兩者間頻率和

State 0 State II

State I

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F

_REF

F

_DIV

UP DN

φ

REF

≠ φ

DIV

F

_REF

F

_DIV

UP DN

ω

_REF

≠ ω

_DIV

圖 2-3(a) 當 FREF相位領先 FDIV時 圖 2-3(b) 當 FREF頻率領先 FDIV時

理想的相位頻率偵測器可以偵測整個區間的相位差，即±2π的相位差，如圖 2-4所示，當相位差落在-2π ~ 2π時，輸出平均電壓將會與輸出脈波寬度成比例，

使得相位頻率偵測器可以產生線性的相位誤差量。當FREF相位領先FDIV時，也就 是φ_REF > φ_DIV，UP端將產生輸出脈波，此時對應到圖2-4的第一象限曲線。反之，

若F_DIV相位領先F_REF時，即φ_DIV > φ_REF，DN端會產生輸出時脈，對應到的是圖2-4 的第三象限曲線。而當F_REF和F_DIV相位相等時，UP和DN均無動作，此時則會對應 到圖2-4之±2nπ的點，其中n為任意整數。

2π 4π -2π

-4π Δφ

V

_OUT

圖 2-4 相位頻率偵測器之理想特性曲線

圖 2-5(a)為一個基本的相位頻率偵測器架構示意圖，主要是由兩個具有重置 功能的 D 型正反器(D flip-flop, DFF)及一個 AND 邏輯閘所組成，輸入 D 端恆接

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誤差(Phase error)的情況會愈小；反之，若禁止區愈大，所造成的相位誤差就 會愈大，影響到相位差的判斷。

B. 最高操作頻率：相位頻率偵測器的操作頻率深受輸出延遲和禁止區的影響，

在禁止區較窄或是輸出延遲較長的情況下，若操作頻率過快，可能導致輸出 來不及充至所需準位就進行切換，影響到相位差的判斷。

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A. 電流不匹配(Current mismatch)：

當迴路鎖定時，UP 和 DN 端仍然會產生窄脈波訊號，控制充電泵的充放 電開關。理想上，充電及放電電流會相等，因此輸出淨電流 ΔI 為 0，但實際

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上可能會有電流不匹配的情形發生，如圖 2-8 所示，使得輸出 ΔI 不為 0，造 成濾波器產生抖動電壓而影響輸出相位雜訊。假設迴路鎖定時，UP 和 DN 產 生的窄脈波訊號寬度為Δt，因此可得到濾波器上的偏移電荷 ΔQ 大小為：

∆Q = ∆I × ∆t (2-2)

UP

DN

V

CTRL

V

DD

I

UP

I

DN

ΔI

I

UP

I

DN

ΔI

V

CTRL

t

圖 2-7 充電泵電流不匹配情形

B. 電荷注入(Charge injection)：

如圖 2-8(a)所示，當 CLK 訊號由高電位轉為低電位時，電晶體將關閉，此 時通道內累積的部分電荷會流向輸出端 VOUT或輸入端 VIN，影響其電位大小。

對應到充電泵，如圖 2-8(b)所示，當充電泵放電開關關閉時，其通道累積的部 分電荷會影響到輸出 VCTRL大小。

C. 時脈饋入(Clock feed-through)：

閘極電壓在切換的瞬間，此時高頻訊號將看到電晶體閘極到汲極間的寄生 電容，因此輸入端訊號將由此一路徑影響到輸出端，造成輸出端的電壓誤差，

如圖 2-8 所示。

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V

CTRL

V

_DD

I

_UP

I

DN

V

_OUT

ΔV V

_IN

CLK

C

_L

CLK

C

_L

ΔV

圖 2-8(a) 電荷注入效應 圖 2-8(b) 充電泵之電荷注入情形

V

_CTRL

V

_DD

I

_UP

I

_DN

ΔV CLK

C

_L

CLK

C

_gd2

C

_gd1

圖 2-9 時脈饋入效應 D. 電荷分享(Charge sharing)：

如圖 2-10 所示，在 X 端和 Y 端點存在有非理想的雜散電容 C_X及 C_Y，當 充電與放電開關 OFF 時，C_X和 C_Y會分別被充電至高電位及放電至低電位，

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當開關導通時，C_X和 C_Y會和 C_L重新進行電荷分配。而解決電荷分配問題的

辦法，就是盡可能降低 C_X和 C_Y的寄生電容大小，減少電荷分配的影響。

V

CTRL

V

DD

I

UP

I

_DN

ΔV

C

L

C

X

C

Y

CLK

_UP

CLK

DN

X

Y

圖 2-10 電荷分享效應

常用基本的電流式充電泵架構可分為：開關在汲極端、開關在閘極端和開關 在源極端三種。圖 2-11 為汲極開關式架構，當 UP 開啟且 DN 關閉時，電晶體 M₁的汲極端將會被充至高準位，使輸出 V_CTRL上升，而當 UP 關閉且 DN 開啟時，

電晶體 M₁的汲極端則會被降至低準位，使輸出 V_CTRL下降。其架構會有下列幾 個缺點：

A. 電荷分享(Charge injection)：當 UP 開關關閉時，電晶體 M₁的汲極端寄生電容 仍然會被充至高準位，而當 UP 開關導通時，電晶體 M₁的汲極端寄生電容將 會對輸出端電容進行充電，影響輸出電位。

B. 時脈饋入(Clock feed-through)：由於開關靠近輸出端，電晶體的寄生電容會直 接對輸出造成影響，使得輸入訊號的雜訊容易在開關切換時直接影響到輸出 端。

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UP

DN

V _CTRL V _DD

V _DD M 3

M 1 M ₂

M 4

圖 2-11 汲極開關式充電泵

圖 2-12 為閘極開關式架構，當 UP 端開關關閉時，電晶體 M₃將會導通，使 輸出充至高準位。當 UP 端開關開啟時，電晶體 M₃的閘極會上升至 V_DD，使電晶 體 M₃截止，而同樣情況也發生在 DN 開啟或關閉。其架構會有下列幾個缺點：

A. 電晶體 M₁和 M₃和會操作在截止或飽和區，需要較長的時間才能讓電晶體 M₁ 和電晶體 M₃重新導通，因此不適合應用在高速操作上。

B. UP 端及 DN 端開關必須要選擇較大尺寸，才能使電晶體 M₁和 M₃的閘極電壓 迅速充至高電位及低電位，確保 M₁和 M₃可以完全關閉而無漏電流，但過大 的尺寸將會造成過大的寄生電容，而限制了電路操作速度。

圖 2-13 為源極開關式架構，開關位於輸出電晶體的源極，當 UP 導通時，通 過電晶體的汲極電流將會對輸出 V_CTRL進行充電，反之 DN 導通時也會有類似情 形。與汲極開關式架構相比，此種架構較不會有時脈饋入的問題，但仍然會有電 荷分享問題，通常會再加上額外的複製開關(Dummy)，使電荷分配至複製開關的 寄生電容，降低電荷分享效應。

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UP

V CTRL

V DD

V _DD

M 3

M ₁ M 2

M ₄

DN

圖 2-12 閘極開關式充電泵

UP

DN

V CTRL

V _DD

V DD

M 3

M ₁ M 2

M 4

圖 2-13 源極開關式充電泵

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相位頻率偵測器和充電泵的關係式可表示為：

I_OUT = I_CP × ∆φ

2π (2-3)

其中I_OUT為充電泵輸出電流，I_CP為充電泵之充放電電流，∆φ為相位頻率偵測器在 一週期內所偵測到兩輸入訊號的相位差。式(2-3)為近似後的值，由於充電泵是屬 於離散時間系統，因此在設計鎖相迴路時會將迴路頻寬設計在小於參考頻率的 1/10 以上，此時式(2-3)就可以近似成連續時間的系統。

2.3 迴路濾波器(Loop filter, LPF)

迴路濾波器的功能是將充電泵的輸出電流轉換成電壓，以控制下一級電壓控 制振盪器的輸出頻率。由於來自輸入端或是迴路中的雜訊容易影響到輸出訊號品 質，因此濾波器通常是採用低通濾波器為主，用來抑制一些較高頻的雜訊。除此 之外，迴路濾波器也決定了系統穩定性及鎖定時間，其系統之迴路頻寬(Loop bandwidth)與相位邊限(Phase margin)將由此部分決定。

濾波器主要分為主動式與被動式架構，而在鎖相迴路中，考量到功率消耗和 相位雜訊問題，大多使用被動式濾波器。圖 2-14(a)為基本一階濾波器，由單顆電 容組成，但因為單顆電容會有穩定性問題，因此在上方再多串聯一顆電阻，增加 零點來彌補相位邊限的不足。但一階濾波器對雜訊抑制能力較不足且電流通過電 阻時將產生一股電壓差，造成輸出可能會有嚴重的漣波效應(Ripple)，而為了消除 此一現象，會再多並聯一顆電容，形成二階濾波器，如圖 2-14(b)所示。另外，為 了要抑制輸入訊號對輸出端所產生的突波，可再增加一個極點 ω_p2，形成三階濾 波器，如圖 2-14(c)所示。第二極點 ω_p2在設計上應低於輸入參考頻率，但至少要 高於迴路頻寬 5 倍，避免造成迴路不穩定。

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2.4 電壓控制振盪器(Voltage-controlled oscillator, VCO)

電壓控制振盪器是將輸入的控制電壓轉換為輸出振盪頻率，如圖 2-15 所示，

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線性非時變系統，因此對式(2-5)做拉式轉換(Laplace transform)可得：

φ_OUT

2.5 除頻器(Frequency divider, FD)

除頻器的作用主要是將壓控振盪器的輸出進行除頻之後來和輸入參考訊號進

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gain) 和式(2-8)之閉迴路增益(Close loop gain)：

G(s) = K_p × F(s) × 2πK_VCO s × 1

N = I_CP × F(s) × K_VCO

N × s (2-7)

19

20

當迴路頻寬為ω_c時，所對應的相位大小與180°的差值即為相位邊限(Phase margin)，

其定義為：

21

22

由式(2-22)可定義出閉迴路系統的自然頻率 ω_n(Natural frequency)及阻尼因子 ζ(Damping factor)：

ω_n = √I_CPK_VCO

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由於三階迴路濾波器的轉移函數相當複雜，因此利用新增一個低通濾波器的 方式進行分析簡化。假設新增的濾波器衰減量為 ATTEN(單位:dB)，則定義:

ATTEN = 20 ∙ log[(ω_REF

ω_P2 )² + 1] (2-26) 上式中，ωREF為輸入參考訊號的角頻率。將式(2-26)進行整理，可得 ω_p2為：

ω_P2 = ω_REF

√10^ATTEN/20 - 1 (2-27)

文獻[8]有詳細探討加入極點 ω_p2的設計流程，為了有效抑制輸入訊號所產生 的突波，第二極點的位置應低於參考頻率，但是至少須高於迴路頻寬的五倍，避 免系統迴路不穩定。另外，多新增一個極點 ωp2會稍微讓迴路頻寬降低，使鎖定 時間增加，因此設計上可選擇略大於期望的迴路頻寬值。

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第三章 應用於 400 MHz 鎖相迴路之設計與實現

本章以製程廠標準 0.18-μm 1P6M CMOS 製程，來實現一個操作在 400 MHz 的鎖相迴路，其中，電壓控制振盪器是採用四級差動式延遲單元的環型振盪器架 構，以降低雜訊的影響及縮小晶片佈局面積，並在其輸入端加入偏壓電路，產生 穩定偏壓輸出，減少操作頻率上的偏差；除頻器則是採用 TSPC 架構之除頻電路，

達到低功耗及小面積的需求。此次鎖相迴路設計操作的頻率範圍為 224 ~ 448

達到低功耗及小面積的需求。此次鎖相迴路設計操作的頻率範圍為 224 ~ 448

在文檔中 使用0.18-μm互補式金氧半製程之射頻時脈產生器設計與實現 (頁 25-0)