使用0.18-μm互補式金氧半製程之射頻時脈產生器設計與實現

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(1)國立臺灣師範大學電機工程學系碩士論文指導教授：蔡政翰博士. 使用 0.18-μm 互補式金氧半製程之射頻時脈產生器設計與實現 Design and Implementation of Radio Frequency Clock Generators using Standard 0.18-μm CMOS Process. 研究生：郭胤廷撰. 中華民國 104 年 7 月.

(2) 使用 0.18-μm 互補式金氧半製程之射頻時脈產生器設計與實現. 學生：郭胤廷. 指導教授：蔡政翰博士. 國立臺灣師範大學電機工程學系碩士班. 摘. 要. 近年來由於市場需求及半導體製程的進步，無線通訊產業愈來愈發達，而隨著操作頻率不斷的提升，使得高頻積體電路(Integrated-circuit, IC)的設計逐漸被重視。對於系統電路而言，不論是數位類比或是射頻應用，都需要一個時脈產生器來提供穩定且精確的訊號源，來維持系統正常運作。本論文以射頻收發系統中所需的本地振盪器為應用範疇，實現了三個不同頻段的時脈產生電路，分別為 400 MHz 鎖相迴路、K 頻帶電壓控制振盪器以及 X 頻帶頻率合成器。第三章實現了 400 MHz 的鎖相迴路，其中電壓控制振盪器採用了差動式的環型架構，降低雜訊的干擾，而輸入端部分加入了偏壓電路，提供延遲單元所需的負載偏壓和電流源偏壓，減少外部供應電源的使用及外部電源雜訊的干擾。除頻器的設計則是採用真單相時脈(True single phase clocking, TSPC)架構，來達到較低的消耗功率與較小的晶片占用面積。本次電路設計的量測結果，其鎖定頻率範圍為 224 ~ 448 MHz，相位雜訊在載波偏移 100 kHz 處約-98 dBc/Hz，在載波偏移 10 MHz 處約-115 dBc/Hz。整體電路的消耗功率約為 2.62 mW。包含 pad 之晶片總面積大小為 0.55 × 0.6 mm2 。第四章實現了 K 頻帶的電壓控制振盪器，採用 NMOS 交錯耦合對之 LC 共振式架構，為了降低輸出相位雜訊，在共振腔內加入了一個定電容，減少電感使用以提升整體共振腔的品質因素。此外，為了避免負載效應影響操作頻率及特性，在主電路輸出端加入共源極組態的緩衝放大器，並將汲極電阻以電感來替換，減少電阻性損耗以降低雜訊影響。本次量測分別以高電壓和低電壓兩種情況來比較特性。在高電壓時(VDD = 1 V)，調頻範圍約為 23.1 ~ 23.38 GHz，相位雜訊在載波偏移 1 MHz 處約-109.04 dBc/Hz，包含輸出緩衝器的功率消耗約為 21 mW，優異指數(Figure of merit, FoM)約-185.79 dBc/Hz；而低電壓(VDD = 0.65 V)時，調頻範圍約為 23.51 ~ 23.77 GHz，相位雜訊在載波偏移 1 MHz 處約-106.02 dBc/Hz，包 i.

(3) 含輸出緩衝器的功率消耗約為 10.62 mW，FoM 則可達到約-189.76 dBc/Hz。包含 pad 之晶片總面積大小為 0.45 × 0.625 mm2 。第五章實現了 X 頻帶的頻率合成器，以 Ku 頻帶的低雜訊降頻器(Low Noise Block down converter, LNB)作為應用，其振盪源輸出分別操作在 9.75 GHz 和 10.6 GHz，因此為了達到頻段切換，在壓控振盪器的共振腔內加入了開關電路，並在 NMOS 交錯耦合對的源極端串聯一組電感來增加輸出訊號擺幅，以降低相位雜訊。多模除頻器則是採用串接七級的 TSPC 除 2/3 雙模數除頻架構，分別讓 9.75 GHz 及 10.6 GHz 降頻為輸入參考頻率。本次頻率合成器在低頻段時的鎖定頻率範圍為 9.75 ~ 10.23 GHz，高頻段為 10.35 ~ 10.89 GHz。相位雜訊部分，輸出為 9.75 GHz 時，載波偏移在 100 kHz 處約-51.66 dBc/Hz，在 1 MHz 處約-72.69 dBc/Hz，在 10 MHz 處約-114.9 dBc/Hz。輸出為 10.6 GHz 時，載波偏移在 100 kHz 處約-51.02 dBc/Hz，在 1 MHz 處約-67.91 dBc/Hz，在 10 MHz 處約-112.38 dBc/Hz。整體功率消耗在低頻段時約 33.88 mW，高頻段則約 36.68 mW。包含 pad 之晶片總面積大小為 0.88 × 0.81 mm2。關鍵字：時脈產生器、鎖相迴路、真單相時脈、電壓控制振盪器、LC 調諧組態、頻率合成器、多模數除頻器. ii.

(4) Design and Implementation of Radio Frequency Clock Generators using Standard 0.18-μm CMOS Process. Student：Yin-Ting Kuo. Advisor：Dr. Jeng-Han Tsai. Department of Electrical Engineering National Taiwan Normal University ABSTRACT As the operating frequency becomes higher and higher, the design of high-frequency integrated circuits is gradually being taken seriously. For system circuits, the clock generators provide a stable and accurate signal to maintain an expected operation. In this thesis, the clock generators applied in the local oscillators are implemented, respectively of 400 MHz phase-locked loop (PLL), K-band voltage -controlled oscillator (VCO) and X-band frequency synthesizer. In chapter three, a 400 MHz PLL has been designed and implemented. The ring-type differential VCO is adopted to reduce the noise, and the additional bias circuit is used for the delay cell to provide the required bias, which can reduce the external noise and the use of the power supply. To achieve low power consumption and smaller die area, a true single phase clocking (TSPC) divider is adopted. The measurement results show that the locking range of this PLL is 224 ~ 448 MHz. The phase noise is about -98 dBc/Hz at 100 kHz offset and -115 dBc/Hz at 10 MHz offset. Total power consumption is about 2.62 mW. The chip size including pads is 0.55 × 0.6 mm2. In chapter four, a K-band VCO has been designed and implemented. To improve the quality factor of the whole resonator, a NMOS cross-coupled pair with the capacitor combined is adopted. An output buffer of common-source configuration is connected from the core circuit to avoid the loading effect. Moreover, the drain resistor is replaced by the inductor to reduce resistive loss. The measurement results compare iii.

(5) two cases of the high power voltage and low power voltage. In high voltage (VDD = 1 V), the tuning range is about 23.1 ~ 23.38 GHz, the phase noise is about -109.04 dBc/Hz at 1 MHz offset. The power consumption including the output buffer is about 21 mW. The figure of merit (FoM) is about -185.79 dBc/Hz. In low voltage (VDD = 0.65 V), the tuning range is about 23.51 ~ 23.77 GHz. The phase noise is about -106.02 dBc/Hz at 1 MHz offset. The power consumption including the output buffer is about 10.62 mW. The FoM is about -189.76 dBc/Hz. The chip size including pads is 0.45 × 0.625 mm2. In chapter five, an X-band frequency synthesizer has been designed and implemented for Ku-band low noise block down converter (LNB). From the specification, the operating frequency is 9.75 GHz and 10.6 GHz. In order to adjust the frequency band, the switching circuit is placed in the LC resonator. In addition, a pair of the inductors is in series to the source terminal of the NMOS cross-coupled pair to increase the output signal. The multi-modulus divider (MMD) uses fully TSPC. ÷. 2/3. dual-modulus divider architecture with seven stages cascaded. In the low band, the measured locking range is 9.75 ~ 10.23 GHz, and in the high band, the locking range is 10.35 ~ 10.89 GHz. The phase noise at 9.75 GHz is about -51.66 dBc/Hz, -72.69 dBc/Hz and -114.9 dBc/Hz at 100 kHz, 1 MHz and 10 MHz offset, respectively. The phase noise at 10.6 GHz is about -51.02 dBc/Hz, -67.91 dBc/Hz and -112.38 dBc/Hz at 100 kHz, 1 MHz and 10 MHz offset, respectively. Total power consumption at low band frequency is about 33.88 mW, and about 36.68 mW in high band frequency. The chip size including pads is 0.88 × 0.81 mm2. Keywords ： clock generator, phase-locked loop, true single phase clocking, voltage-controlled oscillator, LC resonance, frequency synthesizer, multi-modulus divider. iv.

(6) 誌. 謝. 時光飛逝，碩士生涯將告一個段落，開始要邁向人生的另一個旅程。這段期間，受到身邊許多人的照顧和幫忙，能夠順利完成碩士學歷，心中抱持著無盡的感激。在此感謝指導教授蔡政翰老師，從大學以來一直不厭其煩的細心教導我，無論是研究上或是生活大小事，老師都願意和我討論，給了許多明確的建議，在我猶豫不決或進退兩難的時候指引了我前進的方向。感謝台大的林坤佑教授和中央大學的張鴻埜教授，願意撥出時間來擔任碩士論文的口試委員，在口試期間點出我論文當中不少問題和缺陷，也找出自己在理論及電路設計上的盲點，讓本論文能夠更加趨於完善。感謝台積電製程廠及國家晶片中心提供製程服務和晶片量測的環境與設備，協助本論文電路的實現。感謝 RFIC 實驗室的施宏達、周健平、趙家祥和黃紹緯學長，對於我鎖相迴路的理論知識和設計，給了很多寶貴的建議及經驗，在產品採購和晶片量測也給予我莫大的幫助，引導對於實務經驗較為缺乏的我快速進入狀況。感謝林益璋、林繼揚、張瑞安和歐陽弘文學長，在我大學時期剛進入實驗室時幫助我了解實驗室的狀況。感謝我碩士班同學黃望龍，幫忙處理實驗室的帳目及大小事務，使我們大家在研究時能無後顧之憂。有時候在一同離開實驗室時，也會順路載我一程，替我省下一些時間和車費，同時也和我分享了兵役上的親身經歷，讓我對迷茫的未來兵役生活有了更進一步的了解。感謝同樣是我碩士班同學劉家凱，在研究所期間，讓我知道許許多多實務經驗，從工作上的各種經歷，到生活周邊大大小小的事，著實的讓我大開眼界，在碩士班有緣當了同學，真的是讓我收穫良多，真的很感謝你們。感謝學弟妹謝澤毅、許敬易、林政言、林宇恆、黃絹蓉、林武璇、林佳龍、歐哲緯、李志恩、趙維邦、王裕承和林岳平，為實驗室帶來不少的歡樂，和你們討論的過程也讓我學到了許多知識和經驗。感謝其他各個實驗室的同學、學長姊和學弟妹們，在這段時間的相處，讓我過的很充實，希望你們未來的旅程都能夠一帆風順。 v.

(7) 感謝系辦助理鄭琇文、蘇婷節和葉嘉安，一直以來幫忙處理系上的大小事，讓系上各方面事務都能順利進行下去。最後要感謝我的家人，辛苦打理家中的大小事情，在我讀書或做研究時，也都無時無刻的支持我，真的很感謝你們。. 郭胤廷 2015.08.23 臺師大科技與工程學院工 515 RFIC 實驗室. vi.

(8) 目摘. 錄. 要 ......................................................................................................................... i. ABSTRACT .................................................................................................................. iii 誌. 謝 .......................................................................................................................v. 目. 錄 .................................................................................................................... vii. 圖目錄 ....................................................................................................................... xi 表目錄 ..................................................................................................................... xix 第一章緒論 ...................................................................................................................1 1.1 研究背景與動機 ..................................................................................................1 1.2 文獻探討 ..............................................................................................................2 1.3 研究成果 ..............................................................................................................3 1.4 論文架構 ..............................................................................................................4 第二章鎖相迴路基本觀念 ...........................................................................................5 2.1 相位頻率偵測器(Phase frequency detector, PFD) ..............................................6 2.2 充電泵(Charge pump, CP) ...................................................................................9 2.3 迴路濾波器(Loop filter, LPF) ............................................................................15 2.4 電壓控制振盪器(Voltage-controlled oscillator, VCO) ......................................16 2.5 除頻器(Frequency divider, FD)..........................................................................17 2.6 鎖相迴路系統分析 ............................................................................................18 第三章應用於 400 MHz 鎖相迴路之設計與實現 ....................................................25 3.1 簡介.....................................................................................................................25 3.2 架構與電路設計 ................................................................................................26 3.2.1 相位頻率偵測器 ..........................................................................................27 vii.

(9) 3.2.2 充電泵 ..........................................................................................................30 3.2.3 二階迴路濾波器 ..........................................................................................32 3.2.4 電壓控制振盪器 ..........................................................................................34 3.2.5 環型壓控振盪器之模擬結果 ......................................................................39 3.2.6 除頻器 ..........................................................................................................40 3.2.7 除頻器模擬結果 ..........................................................................................42 3.3 應用於 400 MHz 鎖相迴路之模擬結果 ...........................................................44 3.4 應用於 400 MHz 鎖相迴路之量測結果 ...........................................................48 3.5 結果與討論 ........................................................................................................52 第四章應用於 K 頻帶電壓控制振盪器之設計與實現 ............................................57 4.1 簡介.....................................................................................................................57 4.2 電壓控制振盪器設計考量 ................................................................................58 4.3 電壓控制振盪器之架構比較 ............................................................................59 4.4 LC 振盪器分析 ...................................................................................................61 4.4.1 巴克豪森準則分析 ......................................................................................61 4.4.2 負電阻分析 ..................................................................................................61 4.5 相位雜訊(Phase noise) .......................................................................................66 4.5.1 相位雜訊定義與影響 ..................................................................................66 4.5.2 相位雜訊模型─Leeson’s Model ...............................................................69 4.6 LC 壓控振盪器之被動元件 ...............................................................................72 4.6.1 電感 ..............................................................................................................73 4.6.2 變容器(Varactor)..........................................................................................74 4.7 K 頻帶 LC 壓控振盪器之設計與模擬結果 ......................................................76 4.7.1 電感與變容器模擬 ......................................................................................77 4.7.2 K 頻帶 LC 壓控振盪器模擬結果 ................................................................79 viii.

(10) 4.8 K 頻帶 LC 壓控振盪器之量測結果 ..................................................................82 4.9 結果與討論 .........................................................................................................86 第五章應用於 X 頻帶頻率合成器之設計與實現 ....................................................91 5.1 簡介.....................................................................................................................91 5.2 架構與電路設計 ................................................................................................92 5.2.1 相位頻率偵測器 ..........................................................................................94 5.2.2 充電泵 ..........................................................................................................96 5.2.3 迴路濾波器 ..................................................................................................97 5.2.4 電壓控制振盪器 ..........................................................................................99 5.2.5 變壓器回授之 LC 壓控振盪器模擬結果.................................................100 5.2.6 除頻鏈 ........................................................................................................105 5.3 應用於 X 頻帶頻率合成器之模擬結果 ......................................................... 112 5.4 應用於 X 頻帶頻率合成器之量測結果 ......................................................... 116 5.5 結果與討論 ......................................................................................................122 第六章結論 ...............................................................................................................127 參考自學術. 文. 獻 .........................................................................................................131. 傳 .....................................................................................................................135 成. 就 .........................................................................................................135. ix.

(11) x.

(12) 圖目錄圖 2-1 鎖相迴路系統方塊圖 .........................................................................................5 圖 2-2 相位頻率偵測器的行為狀態圖 .........................................................................6 圖 2-3(a) 當 FREF 相位領先 FDIV 時 ...............................................................................7 圖 2-3(b) 當 FREF 頻率領先 FDIV 時 ...............................................................................7 圖 2-4 相位頻率偵測器之理想特性曲線 .....................................................................7 圖 2-5(a) 基本相位頻率偵測器架構示意圖 .................................................................8 圖 2-5(b) 相位頻率偵測器時序圖 ................................................................................8 圖 2-6(a) 電壓式充電泵 .................................................................................................9 圖 2-6(b) 電流式充電泵.................................................................................................9 圖 2-7 充電泵電流不匹配情形 ...................................................................................10 圖 2-8(a) 電荷注入效應 ...............................................................................................11 圖 2-8(b) 充電泵之電荷注入情形 ..............................................................................11 圖 2-9 時脈饋入效應 ...................................................................................................11 圖 2-10 電荷分享效應 .................................................................................................12 圖 2-11 汲極開關式充電泵 .........................................................................................13 圖 2-12 閘極開關式充電泵 .........................................................................................14 圖 2-13 源極開關式充電泵 .........................................................................................14 圖 2-14(a) 一階濾波器 .................................................................................................16 圖 2-14(b) 二階濾波器.................................................................................................16 圖 2-14(c) 三階濾波器 .................................................................................................16 圖 2-15 壓控振盪器之輸入輸出特性曲線 .................................................................16 圖 2-16 除頻器在鎖相迴路中之位置圖 .....................................................................18 圖 2-17 鎖相迴路線性模型 .........................................................................................18 圖 2-18 二階迴路濾波器 .............................................................................................19 xi.

(13) 圖 2-19 二階迴路濾波器之開迴路頻率響應圖 .........................................................20 圖 2-20 三階迴路濾波器 .............................................................................................22 圖 3-1 本次鎖相迴路設計架構 ...................................................................................26 圖 3-2 傳統相位頻率偵測器 .......................................................................................29 圖 3-3 此次相位頻率偵測器採用架構 .......................................................................29 圖 3-4 相位頻率偵測器全電路 ...................................................................................29 圖 3-5 FREF 領先時之時序圖 ........................................................................................30 圖 3-6 電流式汲極開關充電泵架構 ...........................................................................31 圖 3-7 充電泵開關電路 ...............................................................................................31 圖 3-8 充放電電流模擬圖 ...........................................................................................32 圖 3-9 二階迴路濾波器 ...............................................................................................32 圖 3-10 相位頻率偵測器、充電泵及迴路濾波器的充電模擬 .................................34 圖 3-11 四級差動式環型振盪器 .................................................................................35 圖 3-12 Replica 偏壓電路示意圖 .................................................................................35 圖 3-13 完整 Replica 偏壓電路圖 ...............................................................................36 圖 3-14 (a) 差動延遲單元示意圖 (b) 採用對稱負載之差動對電路 ........................37 圖 3-15 對稱負載的 I-V 特性曲線..............................................................................37 圖 3-16 差動轉單端電路 .............................................................................................38 圖 3-17 輸出緩衝閘 .....................................................................................................38 圖 3-18 壓控振盪器輸出時脈模擬結果 .....................................................................39 圖 3-19 壓控振盪器頻率調諧範圍模擬結果 .............................................................39 圖 3-20 壓控振盪器相位雜訊模擬結果 .....................................................................40 圖 3-21 由 Yuan 和 Svensson 提出的 TSPC 正反器 ..................................................41 圖 3-22 除 16 除頻器架構 ...........................................................................................42 圖 3-23 除頻器輸出時脈模擬圖 .................................................................................42 圖 3-24 最低輸入功率對操作頻率模擬圖 .................................................................43 xii.

(14) 圖 3-25 最高操作頻率對供應電壓模擬圖 .................................................................43 圖 3-26 Matlab 模擬之鎖相迴路開迴路轉移函數頻率響應圖 .................................45 圖 3-27 使用 Matlab simulink 模擬之鎖定電壓圖 .....................................................45 圖 3-28 Matlab simulink 模擬之鎖定頻率圖...............................................................46 圖 3-29 使用 Hspice 模擬之 Pre-sim 鎖定電壓圖......................................................46 圖 3-30 Hspice 模擬之 Post-sim 鎖定電壓圖 ..............................................................47 圖 3-31 Hspice 模擬之 Post-sim 頻譜圖......................................................................47 圖 3-32 Hspice 模擬之 Post-sim 輸出時脈圖 ..............................................................47 圖 3-33 鎖相迴路之晶片佈局圖 .................................................................................48 圖 3-34 鎖相迴路之晶片微影圖 .................................................................................49 圖 3-35 鎖相迴路量測架設圖 .....................................................................................49 圖 3-36 輸入功率對輸出頻率的量測結果 .................................................................50 圖 3-37 最低輸入功率對輸出頻率的量測結果 .........................................................51 圖 3-38 鎖定在 400 MHz 時的輸出頻譜圖 ................................................................51 圖 3-39 鎖定在 400 MHz 時的輸出相位雜訊圖 ........................................................52 圖 3-40 代入充電泵模擬電流後之頻率響應圖 .........................................................53 圖 3-41 代入充電泵模擬電流後之鎖定電壓圖 .........................................................54 圖 3-42 調整電晶體大小後之充電泵充放電電流模擬圖 .........................................54 圖 3-43 鎖相迴路與訊號產生器之相位雜訊量測圖 .................................................55 圖 4-1 基本環型振盪器架構示意圖 ...........................................................................60 圖 4-2 基本 LC 振盪器架構圖 ....................................................................................61 圖 4-3 線性負回授系統 ...............................................................................................62 圖 4-4 單級 LC 放大器電路圖 ....................................................................................63 圖 4-5 兩級串接回授之 LC 調諧組態 ........................................................................63 圖 4-6 含寄生電阻效應之 LC 調諧組態 ....................................................................64 圖 4-7 負電阻式 LC 共振示意圖 ................................................................................64 xiii.

(15) 圖 4-8 交錯耦合對之 LC 振盪器示意圖 ....................................................................65 圖 4-9 交錯耦合對之等效電路圖 ...............................................................................66 圖 4-10 訊號相量偏移圖 .............................................................................................67 圖 4-11 考量實際雜訊情形之輸出頻譜圖 .................................................................67 圖 4-12 理想情形下之訊號降頻結果 .........................................................................68 圖 4-13 實際情形之訊號降頻結果 .............................................................................68 圖 4-14 LEESON 相位雜訊模型 ....................................................................................69 圖 4-15 輸出相位雜訊對偏移頻率圖 .........................................................................72 圖 4-16 電感等效電路圖 .............................................................................................73 圖 4-17(a) PMOS 變容器剖面圖 ..................................................................................75 圖 4-17(b) 電容對控制電壓之曲線變化圖 ................................................................75 圖 4-18(a) 累增式 MOS 變容器剖面圖 ......................................................................75 圖 4-18(b) 電容對控制電壓之曲線變化圖 ................................................................75 圖 4-19 本次 LC 壓控振盪器電路圖 ..........................................................................76 圖 4-20(a) 本次電感架構圖 .........................................................................................77 圖 4-20(b) 未加入共振電容時的電感架構圖 ............................................................77 圖 4-21 單圈電感與雙圈電感的感值模擬圖 .............................................................78 圖 4-22 單圈電感與雙圈電感的 Q 值模擬圖 ............................................................78 圖 4-23 PMOS 變容器之容值變化對控制電壓模擬圖 ..............................................79 圖 4-24 壓控振盪器之頻率調諧範圍 .........................................................................80 圖 4-25 壓控振盪器之相位雜訊模擬結果 .................................................................80 圖 4-26 壓控振盪器經緩衝放大器後之輸出頻譜圖 .................................................81 圖 4-27 壓控振盪器之晶片佈局圖 .............................................................................81 圖 4-28 壓控振盪器之晶片微影圖 .............................................................................82 圖 4-29 壓控振盪器量測架設圖 .................................................................................83 圖 4-30 壓控振盪器之調頻範圍量測結果 .................................................................84 xiv.

(16) 圖 4-31 壓控振盪器之輸出頻譜圖 .............................................................................84 圖 4-32 操作電壓為 0.8 V 時之相位雜訊量測圖 ......................................................85 圖 4-33 高電壓(操作電壓為 1 V)時之相位雜訊量測圖 ............................................85 圖 4-34 低電壓(操作電壓為 0.65 V)時之相位雜訊量測圖 .......................................86 圖 4-35 代入寄生電容模擬 .........................................................................................87 圖 4-36 加入寄生電容修正後與量測結果比較圖 .....................................................88 圖 4-37 加入寄生電容重新調整參數後與原設計模擬比較圖 .................................88 圖 5-1 本次頻率合成器設計架構 ...............................................................................93 圖 5-2 傳統靜態相位頻率偵測器 ...............................................................................95 圖 5-3 改良式靜態相位頻率偵測器 ...........................................................................95 圖 5-4 相位頻率偵測器在 FREF 領先時之時序圖 ......................................................96 圖 5-5(a) 傳統充電泵架構 ...........................................................................................96 圖 5-5(b) 全 NMOS 開關充電泵架構 .........................................................................96 圖 5-6 充放電電流模擬圖 ............................................................................................97 圖 5-7 三階迴路濾波器 ...............................................................................................97 圖 5-8 相位頻率偵測器、充電泵及迴路濾波器的充電模擬 ...................................98 圖 5-9 變壓器回授之壓控振盪器 ...............................................................................99 圖 5-10 變壓器 3D 立體圖 ........................................................................................100 圖 5-11 變壓器主線圈與次線圈的電感值 ...............................................................101 圖 5-12 變壓器主線圈與次線圈的品質因數 ...........................................................101 圖 5-13 變壓器主線圈與次線圈電感的耦合係數 ...................................................102 圖 5-14 變容器加入開關電路後的電容對電壓變化圖 ...........................................103 圖 5-15 壓控振盪器之頻率調諧範圍 .......................................................................103 圖 5-16 低頻段時壓控振盪器之相位雜訊模擬結果 ...............................................104 圖 5-17 高頻段時壓控振盪器之相位雜訊模擬結果 ...............................................104 圖 5-18 除頻鏈架構圖 ...............................................................................................105 xv.

(17) 圖 5-19 CML 除頻器架構 ..........................................................................................105 圖 5-20 多模數除頻器架構 .......................................................................................106 圖 5-21 傳統除 2/3 除頻器架構圖 ............................................................................107 圖 5-22 除 2/3 除頻器的操作時序圖 ........................................................................107 圖 5-23 改良式除二除三雙模數除頻器架構 ...........................................................108 圖 5-24 具有閂鎖功能的 AND 邏輯閘 ....................................................................108 圖 5-25 除二模式下的除 2/3 除頻器之最高輸入頻率對操作電壓模擬圖 ............109 圖 5-26 除三模式下的除 2/3 除頻器之最高輸入頻率對操作電壓模擬圖 ............110 圖 5-27 除頻鏈輸出頻譜圖 .......................................................................................111 圖 5-28 除頻鏈輸入靈敏度模擬 ...............................................................................111 圖 5-29 Matlab 模擬之鎖相迴路開迴路轉移函數頻率響應圖 ...............................112 圖 5-30 使用 Matlab simulink 模擬之鎖定電壓圖 ...................................................113 圖 5-31 Matlab simulink 模擬之鎖定頻率圖.............................................................113 圖 5-32(a) ADS 模擬之 Pre-sim 鎖定電壓圖 ............................................................114 圖 5-32(b) ADS 模擬之 Pre-sim 輸出頻譜圖 ............................................................114 圖 5-33(a) Spectre 模擬之 Post-sim 鎖定電壓圖 ......................................................114 圖 5-33(b) Spectre 模擬之 Post-sim 輸出頻譜圖 ......................................................114 圖 5-34 頻率合成器之晶片佈局圖 ...........................................................................115 圖 5-35 頻率合成器之晶片微影圖 ...........................................................................116 圖 5-36 打線示意圖 ...................................................................................................116 圖 5-37 銲接外部旁通電容之量測電路板 ...............................................................117 圖 5-38 穩壓電容之模擬電路圖 ...............................................................................118 圖 5-39 壓控振盪器之穩壓電容隔離度模擬 ...........................................................118 圖 5-40 頻率合成器量測架設圖 ...............................................................................118 圖 5-41 代入充電泵模擬電流後之頻率響應圖 .......................................................119 圖 5-42 低頻段，鎖定在 9.75 GHZ 時的輸出頻譜圖 ..............................................120 xvi.

(18) 圖 5-43 調整 RBW 和 VBW 後，鎖定在 10.6 GHZ 時的輸出頻譜圖 ...................120 圖 5-44 鎖定在 9.75 GHZ 時的相位雜訊圖 ..............................................................121 圖 5-45 鎖定在 10.6 GHZ 時的相位雜訊圖 ..............................................................121 圖 5-46 PLL Loop Filter Design 軟體計算之 RC 值及 Matlab 頻率響應結果 .......123 圖 5-47 以 Matlab 輔助計算之 RC 值及 Matlab 頻率響應結果 .............................123 圖 5-48 代入 Matlab 計算 RC 後的頻率響應圖 ......................................................123 圖 5-49 改變充電泵電流值後的頻率響應圖 ...........................................................124 圖 5-50 頻率合成器與訊號產生器之相位雜訊量測圖 ...........................................125. xvii.

(19) xviii.

(20) 表目錄表 1-1 400 MHz 之鎖相迴路比較表..............................................................................2 表 1-2 K 頻段之壓控振盪器比較表 ..............................................................................3 表 1-3 X 頻段之頻率合成器比較表 ..............................................................................3 表 2-1 相位邊限與 γ 值的關係 ...................................................................................21 表 3-1 400 MHz 鎖相迴路系統規格表........................................................................27 表 3-2 二階迴路濾波器之設計參數 ...........................................................................33 表 3-3 各除頻器架構之特性比較表 ...........................................................................42 表 3-4 鎖相迴路文獻比較表 .......................................................................................55 表 4-1 電壓控制振盪器文獻比較表 ...........................................................................89 表 5-1 X 頻帶頻率合成器系統規格表 ........................................................................93 表 5-2 三階迴路濾波器之設計參數 ...........................................................................98 表 5-3 除 2/3 各邏輯區塊之延遲時間比較表..........................................................109 表 5-4 頻率合成器文獻比較表 .................................................................................126. xix.

(21) xx.

(22) 第一章緒論. 1.1 研究背景與動機近來，由於市場需求以及製程技術的進步，無線通訊產業發展愈來愈迅速，各種無線產品紛紛推出，如藍芽、智慧型手機、無線網路或是無線 USB 等。在系統設計上，收發端電路對整個無線通訊的傳輸具有極大的影響，訊號的功率損耗、雜訊的干擾和頻寬大小等都是重要的考量因素，因此收發端之電路架構的選擇和設計廣受到研究者的探討及重視，以提高訊號的傳輸速度和完整度，使產品品質能有所提升。隨著科技與製程上的演進，各種電子電路架構不斷被發展，但無論如何皆需要有一個穩定訊號，以維持電路的正常運作。在訊號同步上，鎖相迴路(Phase-Locked Loop，PLL)扮演著重要的角色，負責對時脈相位或頻率做精確控制，如通訊系統上的頻率調諧或是各種數位電路的時脈控制等。鎖相迴路被廣泛的應用在電子和通訊電路上，由於通訊系統和量測儀器的技術進展快速，為了處理及傳輸大量的高速訊號，電路操作頻率的要求愈來愈高，作為高頻的訊號源，鎖相迴路已是不可或缺的重要元件，各種相關文獻不斷被發表出來，因此，高頻鎖相迴路的設計不僅是趨勢，也成為電路設計者所需具備的重要知識之一。而現今，半導體技術進步迅速，系統逐漸趨於單一晶片的設計，積體電路已和我們日常生活密切的結合，如何能夠減小面積並能做到電路的高度整合是目前的重要課題。有鑑於此，我們選擇以 TSMC 0.18-μm CMOS 製程，朝向低雜訊、低功耗且能快速鎖定的高整合性積體電路之方向設計。. 1.

(23) 1.2 文獻探討本論文實現三個不同設計頻段的射頻時脈產生器，分別為 400 MHz 鎖相迴路、K 頻段之電壓控制振盪器及 X 頻段之頻率合成器。文獻上，400 MHz 之鎖相迴路大多應用在醫療植入式通訊服務，並以 ISM 為主要規範，電路設計上則是著重在小面積和低功耗，如表 1.1 所示。而 K 頻段主要是應用在汽車雷達，以低相位雜訊和低功耗為首重目標。在高頻環境下要如何維持較佳電路特性將是一大的挑戰，其文獻比較，如表 1.2 所示。X 頻段則大多是應用在衛星通訊，以提供精確且穩定的本地振盪訊號為主要考量。以低雜訊降頻系統而言，與市面上的介質共振式振盪器(Dielectric resonator oscillators, DRO)相比，較高的相位雜訊及功率消耗仍是需要克服的問題，表 1.3 為 X 頻段下各頻率合成器的文獻比較。. 表 1-1 400 MHz 之鎖相迴路比較表 Reference. [1]. [2]. [3]. [4]. [5]. Technology. 0.18-μm CMOS. 0.13-μm CMOS. 0.13-μm CMOS. 0.13-μm CMOS. 65-nm CMOS. Power Voltage (V). 1.8. 1.5. 0.5. 1.2. 1. Frequency Range (MHz). 400 ~ 410. 410 ~ 490. 400 ~ 433. 640 ~ 650. 400.8 ~ 405. Ref. Frequency (MHz). 10 ~ 26. 27.648. 1.8432. 11.52. 0.3. In-band Phase noise (dBc/Hz). -101. -59.47. N/A. N/A. N/A. @ 10 kHz. @ 148 kHz. Out-band Phase noise (dBc/Hz). -83.6. -126. -91.56. -122. -102.1. @ 300 kHz. @ 1 MHz. @ 1 MHz. @ 1 MHz. @ 200 kHz. Division Ratio. N/A. N/A. 206 ~ 236. 1340 ~ 1350 1336 ~ 1350 4010 ~ 4059 Power Consumption (mW) 2. Chip size (mm ). 1.26. 4.74. 0.44. 1.2. 0.43. 0.14. 0.44. 0.0736. 1.8. 0.54. 2.

(24) 表 1-2 K 頻段之壓控振盪器比較表 Reference. [6]. [7]. [8]. [9]. [10]. Technology. 0.18-μm CMOS. 0.18-μm CMOS. 0.18-μm CMOS. 0.13-μm CMOS. 0.13-μm CMOS. Power voltage (V). 1.5. 2.4. 1.8. 1. 0.6. Operating freq. (GHz). 25.38. 21.3. 20.7. 23. 23.33. Tuning range (GHz). 24.7 ~ 25.3. 21.05 ~ 21.65. 19.1 ~ 20.9. 22.7 ~ 23. 22.1 ~24.3. Phase noise (dBc/Hz). -103.1 @ 1 MHz. -105.92 @ 1 MHz. -108.67 @ 1 MHz. -109.5 @ 1 MHz. -113 @ 1 MHz. Pdc, core (mW). 13.2. 9.6. 10.8. 10. 3. FoM (dBc/Hz). -179.98. -182.66. -184.66. -186.73. -195.58. Chip size (mm2). 0.4. 0.14. 0.46. 0.32. 0.36. 表 1-3 X 頻段之頻率合成器比較表 Reference. [11]. [12]. [13]. [14]. [15]. Technology. 0.18-μm CMOS. 0.18-μm CMOS. 0.18-μm CMOS. 0.13-μm CMOS. 90-nm CMOS. 8.67 ~ 10.12. 8.75 ~ 10.93. 10.1 ~ 11. 9.1 ~ 11.5. 10. 40. 50. 643.75. 5 ~ 200. 156.25. N/A. N/A. N/A. N/A. N/A. Out-band Phase noise (dBc/Hz). -102 @ 1 MHz. -113.4 @ 1 MHz. -133 @ 10 MHz. -102 @ 980 kHz. -70 @ 1 MHz. Division Ratio. 128 ~ 511. 128 ~ 248. 16. N/A. 64. Power Consumption (mW). 70. 39. 113. 38.4. 87.6. Chip size (mm2). 1.35. 0.56. 0.58. 0.5. 0.075. Frequency Range (GHz) Ref. Frequency (MHz) In-band Phase noise (dBc/Hz). 1.3 研究成果本論文完成了三個電路的設計，第一個電路為 400 MHz 的鎖相迴路，其中，電壓控制振盪器採用了差動式環型振盪器架構，降低雜訊的影響及縮小晶片佈局面積，而回授除頻器則是採用 TSPC 架構之除頻電路，以達到低功耗及小面積的需求。輸出可操作的頻率範圍為 224 ~ 448 MHz。而在 400 MHz 輸出頻率下，相位雜訊在載波偏移 100 kHz 處為-98 dBc/Hz，在載波偏移 10 MHz 處則為-115 dBc/Hz。整體鎖相迴路之功率消耗約為 2.62 mW。 3.

(25) 第二個電路為 K 頻段的電壓控制振盪器，採用 LC 共振式架構，並於共振腔加入一個定電容，降低所需的電感值並提升整體共振腔的品質因素。本次壓控振盪器的調頻範圍為 23.51 ~ 23.78 GHz，其增益(Kvco)大小約為 257 MHz/V，相位雜訊在載波偏移為 1 MHz 時約為-106.45 dBc/Hz，功率消耗約為 12.03 mW。在高電壓(VDD = 1 V)情況下，輸出相位雜訊可達到約-109.04 dBc/Hz 左右，FoM 約為-185.79 dBc/Hz；而在低電壓(VDD = 0.65 V)情形下，輸出相位雜訊約-106.02 dBc/Hz，FoM 則可達到-189.76 dBc/Hz。第三個電路為 X 頻段的頻率合成器，電壓控制振盪器採用變壓器回授式的 LC. 共振式架構，以增加輸出訊號擺幅並降低相位雜訊，並在共振腔內加入一組開關電路來達到雙頻段的切換功能。多模除頻器則是採用串接七級的真單相時脈(True single phase clocking, TSPC)除二除三雙模數除頻架構，來實現 195/212 兩種除數。在輸入參考頻率為 12.5 MHz 和輸入功率為-5 dBm 下，低頻段量測部分，多模除頻器模數為 195，此時輸出頻率可鎖定 9.75 GHz，相位雜訊在載波偏移為 100 kHz 時為-51.66 dBc/Hz，在 1 MHz 時為-72.69 dBc/Hz，在 10 MHz 時為-114.9 dBc/Hz，整體功率消耗為 33.88 mW；高頻段部分，多模除頻器模數為 212，此時輸出頻率可鎖定 10.6 GHz，相位雜訊在載波偏移為 100 kHz 時為-51.02 dBc/Hz，在 1 MHz 時為-67.91 dBc/Hz，在 10 MHz 時為-112.38 dBc/Hz，整體功率消耗為 36.68 mW。. 1.4 論文架構本論文以 0.18-μm CMOS 製程來實作出應用在射頻收發機的時脈產生器，其內容共分為六個章節。第一章敘述本論文的研究背景與動機，第二章討論鎖相迴路之系統分析，第三章將介紹應用在 400 MHz 鎖相迴路的設計與實現，第四章主要介紹應用於 K 頻段之電壓控制振盪器電路，第五章則是介紹應用於 X 頻段之頻率合成器的設計與實現。第六章為本論文之結論與未來展望。. 4.

(26) 第二章鎖相迴路基本觀念. 鎖相迴路(Phase-locked Loop, PLL)在射頻收發系統扮演了相當重要的角色，作為本地振盪源(Local oscillator, LO)，提供一個穩定且精確的週期訊號，以利混頻器(Mixer)進行升降頻的動作。典型的鎖相迴路可分為相位頻率偵測器(Phase frequency detector, PFD)、充電泵(Charge pump, CP)、迴路濾波器(Loop filter, LPF)、電壓控制振盪器(Voltage-controlled oscillator, VCO)和除頻器(Frequency divider, FD)等幾個區塊，如圖 2-1 所示。 FREF FDIV. UP PFD. CP. IP. LPF. VCTRL. FOUT VCO. DN. FD. 圖 2-1 鎖相迴路系統方塊圖. 如圖 2-1 所示，先藉由相位頻率偵測器來比較輸入參考訊號與回授訊號之間的相位和頻率差，並將此轉換成輸出脈波訊號 UP 和 DN，送至充電泵進行充放電，再透過迴路濾波器將電流訊號轉為電壓訊號，傳送至電壓控制振盪器來調整輸出頻率。最後此輸出訊號會再經由除頻器進行回授除頻的動作。而當回授端訊號和輸入端參考訊號同步的時候，即兩者有相同的頻率且相位維持在一個可允許的誤差值，則系統就可以達到鎖定，輸出訊號也就可以維持在所需要頻率值。經由上述，可將鎖相迴路的輸入輸出表示為： FOUT = FREF × N. (2-1). 其中 N 為除頻器除數。由式(2-1)可知，當FREF 固定時，適當的調整除頻器的除數，即可產生所需的倍頻輸出。以下將針對各個子電路區塊進行介紹，最後再探討整個鎖相迴路的系統分析。 5.

(27) 2.1 相位頻率偵測器(Phase frequency detector, PFD) 相位頻率偵測器主要是偵測輸入端和回授端的週期訊號，比較兩者間頻率和相位的領先及落後程度，然後在相對應的輸出端產生時脈訊號。上述行為可用狀態圖來加以描述，如圖 2-2 所示，假設初始狀態為 0，代表此時的輸出 UP 和 DN 都為 0，而當偵測到輸入 FREF 上升時間時，就會進入到狀態 I 的部分，這時在 UP 端會產生時脈訊號，直到偵測到回授 FDIV 的上升時間時，才會返回到狀態 0；反之，如果先偵測到的是回授 FDIV，就會進入到狀態 II，這時候的輸出 DN 就會產生時脈訊號，直到下一次偵測到 FREF 上升時間時，才會再次回到狀態 0。 FREF. FREF. FDIV. UP = 1 DN = 0. UP = 0 DN = 0. State I. State 0 FDIV. UP = 0 DN = 1. FDIV. State II FREF. 圖 2-2 相位頻率偵測器的行為狀態圖. 圖 2-3 說明相位和頻率偵測的實際操作情形，圖 2-3(a)為兩輸入訊號具有相同頻率且 FREF 訊號領先 FDIV 的情形，此時輸出 UP 端將會產生一連串的脈波訊號，其脈波寬度即為兩時脈間的相位差，而 DN 端會保持在低電位；反之，若 FDIV 相位領先 FREF 的話則結果會相反。圖 2-3(b)為兩輸入訊號具有不同的頻率且 FREF 頻率高於 FDIV 的情形，由於在一段時間內，FREF 相對 FDIV 會有較多次數的上升時脈，因此根據圖 2-2，大多數的狀態會停留在 State 0 和 I，此時同樣會在 UP 端產生脈衝訊號，DN 端依然維持在 0，反之情況亦然。因此輸入時脈間的頻率和相位差就可以被偵測出來。. 6.

(28) φREF ≠ φDIV. ωREF ≠ ωDIV. FREF. FREF. FDIV. FDIV. UP. UP. DN. DN. 圖 2-3(a) 當 FREF 相位領先 FDIV 時. 圖 2-3(b) 當 FREF 頻率領先 FDIV 時. 理想的相位頻率偵測器可以偵測整個區間的相位差，即±2π的相位差，如圖 2-4所示，當相位差落在-2π ~ 2π時，輸出平均電壓將會與輸出脈波寬度成比例，使得相位頻率偵測器可以產生線性的相位誤差量。當FREF相位領先FDIV時，也就是φREF > φDIV，UP端將產生輸出脈波，此時對應到圖2-4的第一象限曲線。反之，若FDIV相位領先FREF時，即φDIV > φREF ，DN端會產生輸出時脈，對應到的是圖2-4 的第三象限曲線。而當FREF和FDIV相位相等時，UP和DN均無動作，此時則會對應到圖2-4之±2nπ的點，其中n為任意整數。. VOUT. -4π. -2π 2π. 4π. Δφ. 圖 2-4 相位頻率偵測器之理想特性曲線. 圖 2-5(a)為一個基本的相位頻率偵測器架構示意圖，主要是由兩個具有重置功能的 D 型正反器(D flip-flop, DFF)及一個 AND 邏輯閘所組成，輸入 D 端恆接 7.

(29) 於高電位 VDD，而輸入參考訊號 FREF 和回授訊號 FDIV 接於正反器的時脈源。圖 2-4(b)為電路時序圖，當 FREF 領先於 FDIV 時，FREF 所對應的 UP 端將被觸發至高準位 1，而當另一端偵測到 FDIV 上升時脈時，其對應的 DN 端也會被觸發為 1，此時 AND 邏輯閘接收到兩個高準位電壓，使得輸出轉為高準位，重置訊號 RST 將被觸發，讓 UP 和 DN 訊號回歸為 0，其時序圖如圖 2-5(b)所示。理想上，DN 訊號應維持在 0，但實際情況會因邏輯閘和重置的時間延遲而導致窄脈波訊號的出現，此非理想效應將影響到相位頻率偵測器的操作頻率及禁止區(Dead zone)，如果窄脈波寬度過窄會造成禁止區的產生，過寬的話會限制到最高操作頻率。 VDD D FREF. Q. CLK. UP. FREF. Q. RST. FDIV. UP. RST FDIV. CLK. Q DN. D. Q. DN. VDD. 圖 2-5(a) 基本相位頻率偵測器架構示意圖. 圖 2-5(b)相位頻率偵測器時序圖. 相位頻率偵測器在設計上主要會考量禁止區、最高操作頻率及增益問題： A. 禁止區(Dead zone)：若禁止區愈小，代表可偵測到的相位差會愈窄，造成相位誤差(Phase error)的情況會愈小；反之，若禁止區愈大，所造成的相位誤差就會愈大，影響到相位差的判斷。 B. 最高操作頻率：相位頻率偵測器的操作頻率深受輸出延遲和禁止區的影響，在禁止區較窄或是輸出延遲較長的情況下，若操作頻率過快，可能導致輸出來不及充至所需準位就進行切換，影響到相位差的判斷。 8.

(30) C. 增益：相位頻率偵測器的增益為每單位相位差的輸出平均電壓，單位為 V/rad，以 KPD 表示，增益大小決定後級充電泵充放電的時間長短，進而影響鎖定時間。若增益愈大，輸出平均電壓準位會愈高，迴路鎖定時間就會愈短。. 2.2 充電泵(Charge pump, CP) 充電泵主要是接收相位頻率偵測器的 UP 和 DN 輸出訊號，藉由控制開關電晶體來對後級濾波器進行充放電。充電泵分為電壓式和電流式架構，如圖 2-6 所示，電壓式充電泵是利用開關切換來讓供應電壓對輸出進行升壓或降壓動作，而電流式充電泵則是由電流源配合開關切換來對輸出做充放電，同樣使輸出進行升降壓的動作。由於電壓式充電泵容易因為供應電壓源的變化，使得輸出電壓產生偏差，而電流式充電泵主要由電流鏡構成電流源，相較於電壓式架構會有較高的穩定性，因此應用上較為廣泛。. VDD. UP. VDD. IUP. UP. VCTRL DN. IUP VCTRL. DN. IDN. 圖 2-6(a) 電壓式充電泵. IDN. 圖 2-6(b) 電流式充電泵. 充電泵在設計上會考量到以下幾點非理想效應： A. 電流不匹配(Current mismatch)：當迴路鎖定時，UP 和 DN 端仍然會產生窄脈波訊號，控制充電泵的充放電開關。理想上，充電及放電電流會相等，因此輸出淨電流 ΔI 為 0，但實際 9.

(31) 上可能會有電流不匹配的情形發生，如圖 2-8 所示，使得輸出 ΔI 不為 0，造成濾波器產生抖動電壓而影響輸出相位雜訊。假設迴路鎖定時，UP 和 DN 產生的窄脈波訊號寬度為 Δt，因此可得到濾波器上的偏移電荷 ΔQ 大小為： ∆Q = ∆I × ∆t. (2-2). VDD IUP. IUP UP. IDN. ΔI VCTRL. ΔI. DN. VCTRL. IDN. t 圖 2-7 充電泵電流不匹配情形. B. 電荷注入(Charge injection)：如圖 2-8(a)所示，當 CLK 訊號由高電位轉為低電位時，電晶體將關閉，此時通道內累積的部分電荷會流向輸出端 VOUT 或輸入端 VIN，影響其電位大小。對應到充電泵，如圖 2-8(b)所示，當充電泵放電開關關閉時，其通道累積的部分電荷會影響到輸出 VCTRL 大小。 C. 時脈饋入(Clock feed-through)：閘極電壓在切換的瞬間，此時高頻訊號將看到電晶體閘極到汲極間的寄生電容，因此輸入端訊號將由此一路徑影響到輸出端，造成輸出端的電壓誤差，如圖 2-8 所示。 10.

(32) VDD IUP CLK CLK VIN. ΔV. ΔV VOUT. VCTRL CL. CL IDN. 圖 2-8(a) 電荷注入效應. 圖 2-8(b) 充電泵之電荷注入情形. VDD IUP CLK Cgd2. ΔV. VCTRL. Cgd1 CL CLK IDN. 圖 2-9 時脈饋入效應. D. 電荷分享(Charge sharing)：如圖 2-10 所示，在 X 端和 Y 端點存在有非理想的雜散電容 CX 及 CY，當充電與放電開關 OFF 時，CX 和 CY 會分別被充電至高電位及放電至低電位， 11.

(33) 當開關導通時，CX 和 CY 會和 CL 重新進行電荷分配。而解決電荷分配問題的辦法，就是盡可能降低 CX 和 CY 的寄生電容大小，減少電荷分配的影響。 VDD IUP. CX. X CLKUP ΔV VCTRL CLKDN. CL Y CY. IDN. 圖 2-10 電荷分享效應. 常用基本的電流式充電泵架構可分為：開關在汲極端、開關在閘極端和開關在源極端三種。圖 2-11 為汲極開關式架構，當 UP 開啟且 DN 關閉時，電晶體 M1 的汲極端將會被充至高準位，使輸出 VCTRL 上升，而當 UP 關閉且 DN 開啟時，電晶體 M1 的汲極端則會被降至低準位，使輸出 VCTRL 下降。其架構會有下列幾個缺點： A. 電荷分享(Charge injection)：當 UP 開關關閉時，電晶體 M1 的汲極端寄生電容仍然會被充至高準位，而當 UP 開關導通時，電晶體 M1 的汲極端寄生電容將會對輸出端電容進行充電，影響輸出電位。 B. 時脈饋入(Clock feed-through)：由於開關靠近輸出端，電晶體的寄生電容會直接對輸出造成影響，使得輸入訊號的雜訊容易在開關切換時直接影響到輸出端。 12.

(34) VDD M4. M3 VDD UP VCTRL DN M1. M2. 圖 2-11 汲極開關式充電泵. 圖 2-12 為閘極開關式架構，當 UP 端開關關閉時，電晶體 M3 將會導通，使輸出充至高準位。當 UP 端開關開啟時，電晶體 M3 的閘極會上升至 VDD，使電晶體 M3 截止，而同樣情況也發生在 DN 開啟或關閉。其架構會有下列幾個缺點： A. 電晶體 M1 和 M3 和會操作在截止或飽和區，需要較長的時間才能讓電晶體 M1 和電晶體 M3 重新導通，因此不適合應用在高速操作上。 B. UP 端及 DN 端開關必須要選擇較大尺寸，才能使電晶體 M1 和 M3 的閘極電壓迅速充至高電位及低電位，確保 M1 和 M3 可以完全關閉而無漏電流，但過大的尺寸將會造成過大的寄生電容，而限制了電路操作速度。圖 2-13 為源極開關式架構，開關位於輸出電晶體的源極，當 UP 導通時，通過電晶體的汲極電流將會對輸出 VCTRL 進行充電，反之 DN 導通時也會有類似情形。與汲極開關式架構相比，此種架構較不會有時脈饋入的問題，但仍然會有電荷分享問題，通常會再加上額外的複製開關(Dummy)，使電荷分配至複製開關的寄生電容，降低電荷分享效應。 13.

(35) VDD VDD UP M4. M3 VCTRL M1. M2 DN. 圖 2-12 閘極開關式充電泵. VDD UP. VDD. M4. M3 VCTRL M1 DN. 圖 2-13 源極開關式充電泵 14. M2.

(36) 相位頻率偵測器和充電泵的關係式可表示為： IOUT = ICP ×. ∆φ 2π. (2-3). 其中IOUT 為充電泵輸出電流，ICP 為充電泵之充放電電流，∆φ為相位頻率偵測器在一週期內所偵測到兩輸入訊號的相位差。式(2-3)為近似後的值，由於充電泵是屬於離散時間系統，因此在設計鎖相迴路時會將迴路頻寬設計在小於參考頻率的 1/10 以上，此時式(2-3)就可以近似成連續時間的系統。. 2.3 迴路濾波器(Loop filter, LPF) 迴路濾波器的功能是將充電泵的輸出電流轉換成電壓，以控制下一級電壓控制振盪器的輸出頻率。由於來自輸入端或是迴路中的雜訊容易影響到輸出訊號品質，因此濾波器通常是採用低通濾波器為主，用來抑制一些較高頻的雜訊。除此之外，迴路濾波器也決定了系統穩定性及鎖定時間，其系統之迴路頻寬(Loop bandwidth)與相位邊限(Phase margin)將由此部分決定。濾波器主要分為主動式與被動式架構，而在鎖相迴路中，考量到功率消耗和相位雜訊問題，大多使用被動式濾波器。圖 2-14(a)為基本一階濾波器，由單顆電容組成，但因為單顆電容會有穩定性問題，因此在上方再多串聯一顆電阻，增加零點來彌補相位邊限的不足。但一階濾波器對雜訊抑制能力較不足且電流通過電阻時將產生一股電壓差，造成輸出可能會有嚴重的漣波效應(Ripple)，而為了消除此一現象，會再多並聯一顆電容，形成二階濾波器，如圖 2-14(b)所示。另外，為了要抑制輸入訊號對輸出端所產生的突波，可再增加一個極點 ωp2，形成三階濾波器，如圖 2-14(c)所示。第二極點 ωp2 在設計上應低於輸入參考頻率，但至少要高於迴路頻寬 5 倍，避免造成迴路不穩定。. 15.

(37) ICP. ICP. ICP +. + RP. RP. RP VCTRL. CS. CP. VCTRL CP. -. CS. CP. RL CL. VCTRL -. -. 圖 2-14(a) 一階濾波器. +. 圖 2-14(b) 二階濾波器. 圖 2-14(c) 三階濾波器. 2.4 電壓控制振盪器(Voltage-controlled oscillator, VCO) 電壓控制振盪器是將輸入的控制電壓轉換為輸出振盪頻率，如圖 2-15 所示，一個理想的壓控振盪器的輸出頻率會隨著輸入控制電壓呈線性變化。電壓控制振盪器的輸入電壓與輸出頻率關係可表示為： ωOUT = ω0 + 2π × KVCO × VCTRL. (2-4). 其中ωOUT 為壓控振盪器的輸出頻率，ω0 為輸入控制電壓為 0 V 時的輸出振盪頻率， KVCO 為壓控振盪器的增益，VCTRL 則為輸入控制電壓。. ω ω2 ω1. KVCO. ω0 V1. V2. V. 圖 2-15 壓控振盪器之輸入輸出特性曲線. 由式(2-8)可看出，ωOUT 會隨著 VCTRL 變化而改變，若 VCTRL 固定下來，壓控振盪器的輸出頻率會為一個定值。由頻率對時間積分可得到相位，其輸出相位表 16.

(38) 示式為： t. φOUT = ∫ ωOUT dt + φ0 = 2π ∙ KVCO ∫ VCTRL dt + φ0. (2-5). -∞. φ0 為壓控振盪器之初始相位。在進行鎖相迴路分析時，壓控振盪器被視作為一個線性非時變系統，因此對式(2-5)做拉式轉換(Laplace transform)可得： φOUT VCTRL. (s) =. 2πKVCO s. (2-6). 由式(2-6)可知，壓控振盪器在鎖相迴路系統扮演積分器的角色，且φOUT 可視作為比載波訊號超前或落後的相位，在經過積分器後，可改變壓控振盪器的相位來讓輸出訊號與輸入參考訊號同步。. 2.5 除頻器(Frequency divider, FD) 除頻器的作用主要是將壓控振盪器的輸出進行除頻之後來和輸入參考訊號進行比較，在迴路當中扮演了回授除頻的角色，如圖 2-16 所示。假設除頻器的除數為 N，輸入參考訊號為 FREF，則鎖相迴路之輸出訊號為FOUT = N × FREF ，所以可知鎖相迴路若是在回授端加入除頻器的話，即可達到倍頻功用。除頻器可分為除整數(Integer-N)和除小數(Fractional-N)架構，整數型除頻器架構較簡單，設計也較為容易，但因為其除數為整數，通道間的間隔必定為參考頻率，若是要更小的通道間距，設計上就必須要選擇很小的參考頻率，進而限制住了迴路頻寬，且通道間距的大小和相位雜訊之間也必須做個取捨。而小數型除頻器可以具有較窄的通道間距而不限制輸入參考頻率，因此可達到較低的相位雜訊，但電路架構及實現較具複雜性。另外，除頻器也可以根據除數的可調性而分為單模數及多模數結構。單模數除頻器的除數大小是固定的，因此輸出頻率的變化主要是由輸入參考頻率來進行調整。多模數除頻器則是具有兩種以上不同的除數，可藉由外部輸入位元來切換不同除數，常被應用在頻率合成器電路，來產生不同的輸出訊號頻率。. 17.

(39) LPF FREF. UP PFD. FDIV. IP. CP. VCO VCTRL. FOUT. DN. Frequency divider. 圖 2-16 除頻器在鎖相迴路中之位置圖. 2.6 鎖相迴路系統分析[17] 為了估算系統參數，假設在迴路頻寬小於參考頻率 10 倍的情形下，可將鎖相迴路系統近似為線性模型，如圖 2-17 所示，其中相位頻率偵測器在相量域中可視作為減法器，充電泵可當作是具有固定增益的增益級，壓控振盪器可作為一個具有增益的積分器。參數部分，φREF 為輸入相位，φDIV 為回授相位，φe 為輸入相位與回授相位之相位差。KP 為相位頻率偵測器之增益，F(s)為迴路濾波器之轉移函數，2πKVCO/s 為壓控振盪器之增益，除頻器則表示為 1/N，其中 N 為除數。 CP. PFD φREF. φe + -. Kp = ICP/2π. LPF ICP. φDIV. F(s). VCO VCTRL. φOUT 2πKVCO/s. FD 1/N. 圖 2-17 鎖相迴路線性模型. 由圖 2-17 之鎖相迴路線性模型，可推導出式(2-7)之開迴路增益(Open loop gain) 和式(2-8)之閉迴路增益(Close loop gain)： G(s) = Kp × F(s) ×. 2πKVCO 1 ICP × F(s) × KVCO × = s N N×s 18. (2-7).

(40) H(s) =. N × G(s) 1 + G(s). (2-8). 先以二階迴路濾波器來進行系統分析，如圖 2-18 所示，其轉移函數F(s)為： F(s) =. VCTRL 1 1 1 1 + s(RP CP ) = (RP + ) || = × ICP sCP sCS CP + CS s[1 + s( RP CP CS )] CP + CS. (2-9). ICP + RP VCTRL. CS. CP -. 圖 2-18 二階迴路濾波器. 由(2-9)式可得出零點 ωP 與極點 ωZ: ωP =. CP + CS CP = ωZ (1 + ) RP CP CS CS. (2-10). 1 RP CP. (2-11). ωZ = 將(2-9)式改寫如下:. s ωZ F(s) = KF × s s(1 + ) ωP 1+. 其中KF =. 1 CP + CS. (2-12). 。將(2-12)式代入(2-7)式重新整理後可得:. G(s) =. KP × KF × KVCO N. 19. s ωZ × s s2 (1 + ) ωP 1+. (2-13).

(41) |G(s)|. -40 dB/dec -20 dB/dec. 0 dB. logω. -40 dB/dec ∠G(s) ωc ωp. ωz. -90°. logω. -135° P.M. -180°. 圖 2-19 二階迴路濾波器之開迴路頻率響應圖. 圖 2-19 為二階濾波器的開迴路響應圖。其中 ωc 為迴路頻寬，定義為迴路增益在 0 dB 時所對應的頻率大小。而開迴路的相位響應為： φ(ω) = tan-1 (. ω ωP ) - tan-1 ( ) + 180 ωZ ω. (2-14). 當迴路頻寬為 ωc 時，所對應的相位大小與180°的差值即為相位邊限(Phase margin)，其定義為： φPM (ωC ) = tan-1 (. ωC ωP ) - tan-1 ( ) ωZ ωC. (2-15). 為了獲得具有最大相位邊限之迴路頻寬，將式(2-15)進行微分後取極值，所得在微分為 0 時對應的迴路頻寬大小為： ωC = √ωP ωZ. (2-16). 從(2-16)式中可得知，若選擇迴路頻寬 ωC 為零點 ωZ 與極點 ωP 之幾何平均數，則相位邊限將會最大。 20.

(42) 根據式(2-16)，定義一個新的參數 γ 為: γ≡. ωC ωP = ωZ ωC. (2-17). 相位邊限與 γ 值的關係如表 2-1 所示: 表 2-1 相位邊限與 γ 值的關係. γ. 1. 2. 3. 4. 5. 6. P.M.. 0°. 36.9°. 53.1°. 61.9°. 67.4°. 71°. 決定好 γ 與迴路頻寬 ωc 後，將式(2-17)代回式(2-10)與式(2-11)得到兩組電容關係式，如式(2-18)所示，再由開迴路增益|G(jωc)| = 1 時重新求得系統迴路頻寬並取得電阻大小，其推導出的二階迴路濾波器上之電容與電阻值為： CP ≡ γ2 - 1 CS CS ≡. (2-18). 1 ICP ∙ KVCO 1 + γ2 × × √ γ2 ω2C ∙ N 1 2 1+( ) γ. (2-19). ωC ∙ N 1 ICP ∙ (1 - 2 ) ∙ KVCO γ. (2-20). RP =. 考量到系統的穩定性，相位邊限通常會設定在 60°以上，相當於γ至少為 4，代入(2-18)式後可得 CP 必須大於或等於 CS 十五倍以上。將計算所得的開迴路轉移函數 G(s)代回式(2-8)來求得閉迴路轉移函數 H(s)： s ωZ KP × KVCO × KF × s s2 (1 + ) N × G(s) ωP H(s) = = s 1 + G(s) 1 + K × KVCO × KF ωZ 1+ P × s N 2 s (1 + ) ωP 1+. 由於 CP ≥ 15 × CS，因此可近似K F = 後可得： 21. 1 CP +CS. ≈. 1 CP. (2-21). ，並代回式(2-17)重新整理過.

(43) ICP KVCO I K s + CP VCO ) NCP ωZ NCP H(s) = I K 1 3 2 ICP KVCO s +s + s + CP VCO ωP NCP ωZ NCP N×(. (2-22). 由式(2-22)可定義出閉迴路系統的自然頻率 ωn(Natural frequency)及阻尼因子 ζ(Damping factor)： ωn = √. ζ=. ICP KVCO NCP. (2-23). ωn RP ICP KVCO CP √ = 2∙ωZ 2 N. (2-24). 阻尼因子 ζ 的大小會影響到系統迴路增益與鎖定時間，過大的阻尼因子會造成增益峰值較小，使系統反應變慢，因而增加鎖定時間，然而過小的阻尼因子會造成峰值較大使系統反應變快，鎖定時間變短，但容易造成系統不穩定。因此在設計鎖相迴路時阻尼因素的值約選取在 0.8 至 1.1 左右。然而為了能有效抑制系統鎖定後在輸出端所產生的輸入參考突波(Reference spur)，設計時可採用三階迴路濾波器，如圖 2-19 所示，其轉移函數 F(s)為： F(s) =. 其中KF =. 𝐾𝐹 × (𝑠 + 𝜔𝑍 ) 1 1 𝐾 1 𝐾 ∙𝜔 ] 𝑠 2 + ( 𝐹 𝑍 + 1)2 𝑠3 + [ + ( 𝐹 + 1) × 𝜔𝑃1 × 𝜔𝑃2 𝜔𝑃1 RP 𝜔𝑃2 RP ∙ 𝜔𝑃2 RP CP. CP + CS. ，ωP2 =. 1 RL CL. 。. ICP RL. RP CS. CL. CP. + VCTRL -. 圖 2-20 三階迴路濾波器 22. (2-25).

(44) 由於三階迴路濾波器的轉移函數相當複雜，因此利用新增一個低通濾波器的方式進行分析簡化。假設新增的濾波器衰減量為 ATTEN(單位:dB)，則定義: ATTEN = 20 ∙ log[(. ωREF 2 ) + 1] ωP2. (2-26). 上式中，ωREF 為輸入參考訊號的角頻率。將式(2-26)進行整理，可得 ωp2 為： ωP2 =. ωREF √10ATTEN/20 - 1. (2-27). 文獻[8]有詳細探討加入極點 ωp2 的設計流程，為了有效抑制輸入訊號所產生的突波，第二極點的位置應低於參考頻率，但是至少須高於迴路頻寬的五倍，避免系統迴路不穩定。另外，多新增一個極點 ωp2 會稍微讓迴路頻寬降低，使鎖定時間增加，因此設計上可選擇略大於期望的迴路頻寬值。. 23.

(45) 24.

(46) 第三章應用於 400 MHz 鎖相迴路之設計與實現. 本章以製程廠標準 0.18-μm 1P6M CMOS 製程，來實現一個操作在 400 MHz 的鎖相迴路，其中，電壓控制振盪器是採用四級差動式延遲單元的環型振盪器架構，以降低雜訊的影響及縮小晶片佈局面積，並在其輸入端加入偏壓電路，產生穩定偏壓輸出，減少操作頻率上的偏差；除頻器則是採用 TSPC 架構之除頻電路，達到低功耗及小面積的需求。此次鎖相迴路設計操作的頻率範圍為 224 ~ 448 MHz。在 400 MHz 輸出頻率下，相位雜訊在載波偏移 100 kHz 處為-98 dBc/Hz，在載波偏移 10 MHz 處則為-115 dBc/Hz。整體鎖相迴路之功率消耗為 2.62 mW，包含 pad 之晶片總面積大小為 0.55 × 0.6 mm2 。. 3.1 簡介在過去幾十年，美國聯邦通訊委員會(Federal Communication Commission, FCC)已開始對醫療通訊有所關注，並針對頻譜劃分新的專用頻段予以相關應用。 1974 年，FCC 確立了他們最初尚未應用於通訊的工業、科學和醫療用頻段 (Industrial, scientific and medical band, ISM band)，並於 1986 年開放使用。ISM 頻帶是由國際電信聯盟下的無線電通訊組所定義，不需向主管單位特別申請，免執照且毋須付費，有很高的應用層面，例如無線區域網路、藍芽和 Zigbee 等無線通訊及網路，而各國對於 ISM 頻帶有不同規定，只要遵守其規範，不對其它頻帶產生干擾即可使用。在美國方面，常見之醫療裝置包含 433 MHz、900 MHz、2.4 GHz 及 5.8 GHz 幾個頻段，並有其他一些專門應用的頻帶，如 2000 年制定的無線醫療遙測服務(Wireless Medical Telemetry Service, WMTS)及 2012 年訂定的多體域網路(Multiple Body Area Network, MBAN)，將這些醫療器件配戴於患者身上各部位進行監測，用於測量、診斷或是治療。醫療方面，針對植入式醫療裝置，FCC 於 1999 年制定了一套無線通訊服務，稱作醫療植入式通訊服務(Medical Implant Communication Service, MICS)，頻率範 25.

(47) 圍在 402 ~ 405 MHz，區分成 10 個頻寬為 300 kHz 的頻道。而在 2009 年，FCC 將原來的醫療植入式通訊服務重新命名為醫療裝置無線通訊服務(Medical Device Radiocommunications Service, MedRadio)，並將原來的頻率範圍擴展到 401 ~ 406 MHz，其中 401 ~ 402 MHz 和 405 ~ 406 MHz 是用作為穿戴式醫療裝置(On-body device)，分成 20 個 100 kHz 的頻道。. 3.2 架構與電路設計如圖 3-1 所示，本次採用的鎖相迴路架構是由相位頻率偵測器、充電泵、迴路濾波器、電壓控制振盪器及除頻器所組成。輸入參考訊號為 25 MHz，經由相位頻率偵測器，比較輸入端與回授端的訊號，並且將輸出時脈，透過充電泵，做充放電動作，然後經由二階迴路濾波器，將電流訊號轉為電壓訊號，而此控制電壓會送入至壓控振盪器，調整輸出振盪頻率，並藉由回授除頻比較來達到相位和頻率的穩定。. Charge Pump 2-Order Filter VCO PFD Fout: 400MHz Ref: 25MHz Divider(/16). 圖 3-1 本次鎖相迴路設計架構. 表 3.1 為本次鎖相迴路系統規格表，主要考慮穩定度、鎖定時間及積體化等問題。其中，迴路頻寬(Loop bandwidth)的大小會影響整個電路的鎖定時間。若壓控振盪器的雜訊過多，則可在設計上提高迴路頻寬，但也會有漣波(Ripple)變大的 26.

(48) 問題；若壓控振盪器雜訊情形不太嚴重，則可降低迴路頻寬來抑制輸入雜訊。參考頻率選定為常用的 25 MHz 作為輸入參考頻率。本次採用參考頻率的十分之一來作為迴路頻寬，故為 2.5 MHz。而充電泵的電流設計在 0.16 mA，以避免濾波器的電容面積過大而占用過多晶片面積，壓控振盪器的增益(KVCO)為 408 MHz/V，相位邊限(Phase margin)選擇在 58o，除頻器除數為 16。表 3-1 400 MHz 鎖相迴路系統規格表. 規格參考頻率 FRef. 25 MHz. 壓控振盪器增益 KVCO. -408 MHz/V. 充電泵電流 ICP. 0.16 mA. 除頻鏈除數 N. 16. 迴路頻寬. 2.5 MHz. 相位邊限 P.M.. 58o. 3.2.1 相位頻率偵測器[18] 相位頻率偵測器在設計上主要會考量到可操作的最高頻率及禁止區的大小，同時也會決定鎖相迴路的鎖定時間。若相位頻率偵測器的增益夠大，輸出平均電壓準位會愈高，則鎖相迴路的鎖定時間也會愈短。而相位頻率偵測器本身禁止區的問題，會影響到輸入參考訊號和回授訊號之間相位差的判斷，導致相位誤差產生。傳統靜態相位頻率偵測器是在重置路徑上增加延遲量，來改善禁止區問題，但卻限制了最高可操作頻率，同時也會增加額外的功率消耗。本次系統朝向低功耗及小面積的方向設計，因此選擇動態相位頻率偵測器作為本次架構。如圖 3-2，傳統相位頻率偵測器是由兩個 CMOS 邏輯電路構成的半穿透暫存器及一個 NAND 閘所組成。由於重置路徑上邏輯閘的延遲會造成另一非領先端輸出產生窄脈波訊號，因此在迴路鎖定時，兩端輸出並非是理想上的 0， 27.

(49) 而是同時存在有窄脈波訊號來控制充電泵的開關。在充電及放電電流匹配的情況下，IUP 和 IDN 的大小相同，因此得到輸出淨電流(ICTRL)為 0，不會影響輸出電壓 (VCTRL)的變化，但在電流不匹配時，ICTRL 不為 0，使得 VCTRL 發生變化，改變了輸出頻率，產生相位偏移，使得鎖相迴路處在不穩定的狀態。如圖 3-3 所示，本次相位頻率偵測器架構是由兩個 D 型正反器所組成，各包含兩段重置開關，圖 3-4 為相位頻率偵測器全電路，其中，半穿透暫存器是由三級組成，Q1 及 Q2 為第二重置開關，B1 及 B2 則是外部緩衝閘。對 REF 端之正反器而言，當 FREF 領先時，第二級與第三級會同時開起，形同緩衝器，將第一級 (Precharge stage)輸出端節點(N1)所累積的電荷傳送到 UP 輸出端，使 UP 輸出為 1，此時 Q1 為 OFF，Q2 為 ON。直到偵測到 FDIV 時，第一級放電路徑才會被開啟， N1 累積之電荷將經由此路徑進行放電動作，若此時 DIV 端正反器輸出 DN 已被充至為 1，會先由外部緩衝閘 B2 做緩衝，Q1 將轉變為 ON，REF 端正反器的第二重置路徑被開啟，加快放電速度，使 N1 降為 0，最後再藉由二、三級傳送到輸出端，UP 重置為 0。由於 DIV 端正反器第一級放電路徑和 Q2 的開啟，DN 輸出端在充至高態前也被加速回歸到 0，經 B2 後的輸出仍然維持在低態，因此可抑制窄脈波訊號的產生。反之，FDIV 領先時情形亦然。圖 3-5 為本次相位頻率偵測器的模擬結果，當 FREF 領先時，對應之 UP 輸出端將產生時脈訊號，另一端則保持在 0 而不會產生窄脈波訊號。. 28.