電壓控制振盪器

相對於 LC 振盪器，環型振盪器擁有較寬的頻率調整範圍，且不需要使用電 感元件，占用面積小，容易積體化且不易受製程變異影響，因此本章採用環型振 盪器作為電路設計架構。環型振盪器主要分為單端式和差動式兩種，一般來說，

單端式架構主要是採用 CMOS 反相器作為延遲單元，雖然和差動式架構比起，所 需的晶片面積和消耗功率會比較小，但卻容易受電源雜訊(Supply noise)和基底雜 訊(Substrate noise)的干擾，造成輸出頻率的變動。本次採用差動式環型振盪器，

有較高的抗雜訊能力，穩定性較高，如圖 3-11 所示，控制輸入端採用複製偏壓 (Replica biasing)電路，提供延遲單元(Delay cell)所需的電流源偏壓及負載偏壓，

接著再經由差動轉單端(Differential-to-single)電路及輸出緩衝閘(Buffer)得到所需 的電壓位準。以下將針對偏壓電路、差動延遲單元、差動轉單端電路及輸出緩衝 器做介紹和分析。

F

F

UP

DN

V

35

Bias Differential Buffer V

to single V

V

V

圖 3-11 四級差動式環型振盪器

A. 複製偏壓電路(Replica biasing circuit)

本次架構使用 Replica 偏壓電路來控制每一級延遲單元的延遲時間，調整輸 出振盪頻率，如此一來，不但可減少外部電源的使用，也能避免電源雜訊的干擾。

圖 3-12 為本次 Replica 偏壓電路的示意圖，電流源偏壓(V_bn)是由 MOS 主動電路 配合回授端之差動放大器所產生，而採用對稱式 PMOS 負載可有效降低等效電阻 之變化量，減少輸出抖動(Jitter)情形。輸入控制電壓(V_ctrl)除了用來調整對稱負載 的電阻量以外，同時也作為放大器的輸入，與負載汲極端輸出進行比較。整體操

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V

V

V

V

Amplifier Bias Diff. Amplifier Half-Bias Replica

V

Buffer

圖 3-13 完整 Replica 偏壓電路圖

B. 差動延遲單元(Differential delay cell)

圖 3-14 (a)為本次差動延遲單元之示意圖，採用 NMOS 源極耦合對(NMOS source-coupled pair)作為差動輸入，尾部電流源用以控制電流大小，負載端則採用 可調式電阻來調整限流量，通常是利用 MOS 電晶體作為主動負載，藉由控制閘 極電壓來改變電阻值。但由於 MOS 的 I-V 特性曲線為非線性，當輸出振幅發生 變化時，電阻值呈非線性增加或減少，尤其是在三極區和飽和區的交界附近，易 造成過大的電阻變化量，使振盪器產生較大的 jitter，而影響整體的相位雜訊。因 此本次採用對稱式負載，如圖 3-14 (b)所示，由一組閘極偏壓的 PMOS 並聯另一 組二極體連接的 PMOS，如此可以讓 I-V 特性曲線近似於線性，作為等效線性電 阻使用。

圖 3-15 為 PMOS 對稱負載的 I-V 特性模擬圖，曲線之切線斜率倒數為等效電 阻值，可看出等效電阻變化量不大，線性度可有效提升，所導致的相位雜訊影響 也會相對減少。

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V

V

V

V

V

-V

V

V

V

V

V

-V

V

Symmetric load

(a) (b)

V

圖 3-14 (a) 差動延遲單元示意圖 (b) 採用對稱負載之差動對電路

0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 0

50 100 150 200 250 300

I

(u A)

V

(V)

V

= 1.3 V V

= 1.6 V

圖 3-15 對稱負載的 I-V 特性曲線

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C. 差動轉單端電路(Differential-to-single circuit)及緩衝器(Buffer)

差動轉單端電路主要是將差動輸出轉為單一訊號並進行放大，如圖 3-16 所示，

採用電流鏡主動負載式的 NMOS 差動對，以電流鏡負載來強化電壓增益。但單 端輸出的增益只有差值輸出的一半，加上差動放大過程易造成準位偏移，影響擺 幅空間。由於前級採用 NMOS 差動電路，汲極端輸出相對有較高準位，使上擺 幅空間受限，因此輸出端再加入 PMOS 共源極放大器，除了降低輸出準位以外，

也能提高電壓增益。最後再藉由軌對軌(Rail-to-rail)緩衝器，如圖 3-17，將訊號拉 至滿擺幅，以利回授端的真單相時脈(True single phase clock, TSPC)除頻器進行除 頻的動作。

V

V

V

V

V

圖 3-16 差動轉單端電路

V

V

V

Buffer

IN OUT

圖 3-17 輸出緩衝閘

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