論文組織

本篇論文主要利用了 TSMC 0.35um SiGe BiCMOS、TSMC 0.13um CMOS 和 WIN 0.15um PHEMT 製程技術來設計晶片。第一章 為導論；第二章介紹 2-port 和 4-port 變壓器的分析原理，及如何 de-embedding 萃取出元件的 S 參數，並在 UMC 0.18um CMOS 製程 技術實現立體結構變壓器；第三章介紹 rat-race 原理並整合至混頻器 積體電路中；第四章介紹被動及兩種主動次諧波混頻器之設計與比 較；第五章介紹單邊頻帶升頻混頻器；最後在第六章對本篇論文電路 設計與實作結果做結論。附錄部分則承接了第二章的變壓器，將實現 在 TSMC 0.35um SiGe BiCMOS、TSMC 0.35um CMOS、TSMC 0.18um CMOS 等製程技術之 4-port 變壓器做一統整。

第二章

變壓器分析

2.1 前言

隨著射頻電路操作頻率日益提高，傳統使用的主動 balun (balance to unbalance)或正交相位產生器在特性或物理結構上都面臨了高頻的 瓶頸限制，因此過去在微波電路使用的設計概念均需整合進入積體電 路設計中，諸如電感(inductor)、變壓器(transformer)、耦合線(couple line)、rat-race 等。本章節我們將針對變壓器作分析，並在 UMC 0.18um CMOS 製程上實現 2-port 及 4-port 變壓器，且在下一章節討論

rat-race。其他 4-port 變壓器參數整理見附錄，包含實現在 TSMC 0.35um CMOS、TSMC 0.18um CMOS 及 TSMC 0.35um SiGe BiCMOS 等製程。

2.2 變壓器簡介

(圖2.1) 理想變壓器電路模型

(圖 2.1)為一理想變壓器模型[1]，兩端電壓和線圈數成正比，因 能量守恆( P IV )，故電流和線圈數成反比關係。如主線圈數為N_1， 副線圈數為N₂，則兩端電壓電流比為：

1 1

其中，Lp和Ls為主、副線圈的自感(self inductance)，而M為主線圈磁 通量對副線圈電流或副線圈磁通量對主線圈電流的比例常數，稱為互

變成 。故理想變壓器的K=1，而實際上受到漏電流、歐姆損耗(ohmic₂₁

但是使用傳統的 VNA(vector-network analyser)量測差動架構受到很多 限制[3][4]，最主要是因為大部分的 RF 量測系統都是單端的設備，整 個量測基礎如校正標準、傳輸線及連接頭甚至標準的參考阻抗都是不 對稱的[5][6]，所以本節我們會討論一套將標準 S 參數和混模 S 參數 的轉換方法[7]。

對單端元件而言，RF 的電壓電流有共同的 ground，將功率波正

規化後，我們可分成激發波(stimulus wave)和響應波(response wave)，

分別定義為進入和離開 DUT(device-under-test)。單端的 4-port 元件方 塊圖如(圖 2.3)。

(圖 2.3) 單端 4-port DUT 散射矩陣關係如下：

1 11 12 13 14 1

2 21 22 23 24 2

3 31 32 33 34 3

4 41 42 42 44 4

b S S S S a

b S S S S a

b S S S S a

b S S S S a

     

     

     

     

     

     

可寫成B_std S A_{std std}，B_std和A_std分別表示響應波和激發波矩陣，而S_std 為標準 4-port 散射矩陣。

而對平衡(balanced)元件，共模和差模的電壓電流和阻抗也可以 balanced port 定義，如(圖 2.4)。

(圖 2.4) 差動 2-port DUT

可以此定出混模的散射矩陣，響應波和激發波也是以共模和差模來表

示：

只要將(圖 2.4)的 port1、3 定為(圖 2.5)的差動 port1，port2、4 定 為差動 port2，混模 2-port S 參數和標準 4-port S 參數是可以轉換的，

1 1

2 ( 11 ) /(2 )

pd d

L  im Z  freq ，L_sd  2 im Z( _22d) /(2 freq)

2.4 De-embedded 簡介

隨著操作頻率越來越高，微波電路典型的高頻操作方式就是縮短 其傳輸線長度，也因此減少了整體的面積和寄生效應，但是在高頻量 測系統中，PAD 和連接線(interconnect)並不會變小，因此 PAD 和連 接線的寄生效應就必須精確地減去，稱為 de-embedded(或 calibrated relative to)，也就是從量測的數據中萃取得真正待測元件的 S(或 Y、

Z、H)參數。

2.4.1 2-port de-embedded

On-wafer 的 S 參數 2-port de-embedded 標準上需一個開路

(open)、一個穿透(through)和兩個短路(short)才能減去 DUT 的寄生效 應，如(圖 2.5)[8]：

(圖 2.5) On-wafer open、through、short PAD

若待測元件很小時，PAD 的並聯導納(admittance)效應和連接線 的串聯阻抗(impedance)效應都不可忽略，(圖 2.6)為包含了這些電容電 感效應的等效電路：

(圖 2.6) 2-port 量測包含串聯阻抗和並聯導納等效電路

其中，G1~G3 代表 PAD 或連接線的並聯寄生等效元件，我們可 從” OPEN ”得到 Y 等效電路：

1 11 12

2 22 12

3 12

open open

open open

open

G Y Y

G Y Y

G Y

 

 

 

我們第一個步驟就是要先將並聯的 G1 和 G2 減去：

11 11 1

22 22 2

m m

Y Y G

Y Y G

 

 

下標 m 代表量測得到的 Y 參數值。

1 2 12

(圖 2.7) Open、through、short 的 Y 參數等效電路 第二步驟就是要減去串聯的寄生元件 Z1~Z3，見(圖 2.7)，”

thru short short

thru short short

thru short short

Y Y Y

式子右邊的Z₁₁、Z₁₂、Z₂₁和Z₂₂為第一步驟減去並聯 G1 和 G2 效應後 的 Z 參數值，左邊的Z_11s、Z_{12 s}、Z_21s和Z_{22 s}則是再減去串聯 Z1、Z2、

Z3 效應號的 Z 參數值。最後一個步驟就是減去 G3 的效應：

11 11 3 12 12 3

21 21 3 22 22 3

s s

s s

Y Y G Y Y G

Y Y G Y Y G

   

   

其中右邊的Y_11s、Y_{12 s}、Y_21s和Y_{22 s}為Z_11s、Z_{12 s}、Z_21s和Z_{22 s}的反矩陣元 素，而左邊的Y₁₁、Y₁₂、Y₂₁和Y₂₂就是經過 de-embedded 之後 DUT 的 Y 參數。

2.4.2 4-port de-embedded

On wafer 的 4-port S 參數量測有分兩邊 GSGSG 和四邊 GSG 兩種 PAD 佈局方式，(圖 2.8)為包含了 4-port 寄生阻抗和導納的等效電路 [9]：

(圖 2.8) 4-port 量測包含寄生效應之等效電路

在此我們省略了每個 port 之間彼此的耦合效應，因為它們相對於地的

寄生都是很小的。在做 de-embedding 前，量測出的 S 參數S_raw須先轉 換為 Y 參數Y_raw，可推導知轉換公式[10]：

  

^{Y  I S}

 

^{ I S}



^1

其中 I 為 4x4 的單位矩陣(identity matrix)，同樣的我們也將 OPEN 的 S 參數轉為Y_open。再來我們將 SHORT 的 S 參數轉為Z_short，使用以下 公式：

  

^{Z  I S}

 

^{ I S}



^1

因此扣掉 SHORT 的串聯阻抗和 OPEN 的並聯導納後的 Y 參數為：

 

Yd Yraw Yopen ¹ Zshort ¹

 

  

    

最後再將Y_d轉回S_d即可得到實際 DUT 的 S 參數。

  

^{S  I Y}

 

^{1 I Y}



2.5 UMC 0.18um CMOS 2-port 及 4-port 立體變壓器 實作

本節的立體變壓器使用了 UMC 0.18um CMOS 製程技術，它提供 了六層金屬，故可縮小佈局上的面積。本次實作用了三種繞線的架 構，如(圖 2.9)：

(a) (b) (c) (圖 2.9) (a)六層金屬(b)四層金屬中央抽頭(c)四層金屬 架構

2.5.1 晶片量測結果

(圖 2.10)為 UMC 0.18um CMOS 立體變壓器 die photo，整體面積 為 1.2mm x 1.2mm。上排左、中兩個電路分別為(圖 2.9 a)和(圖 2.9 c) 六層和四層金屬的架構，使用 2-port 量測，上排右電路則為 2-port 的 open PAD，用來作 de-embedded 用；而下排左、中電路分別為(圖 2.9 b)和(圖 2.9 c)四層中央抽頭(4Mct)和四層金屬(4M)的架構，使用 4-port 量測，同樣的在下排右佈局了 4-port 的 open PAD 作 de-embedded。

6M_2port 4M_2port open_2port

open_4port 4M_4port

4Mct_4port

(圖 2.10) CMOS 立體變壓器 die photo (1.2mm x 1.2mm)

— 2-port 量測結果 —

因為晶片面積有限，為了 de-embedded 而佈局出一個” OPEN ”、

一個” THRU ”和兩個” SHORT ”是不大可能的，所以我們在做 2-port de-embedded 時要根據 2.4.1 節的理論作一些近似。因為從 PAD 到變 壓器的連接線跟變壓器本身走線長度比起來相對短的多，故我們忽略 這些連接線的串聯阻抗寄生效應，(圖 2.6)中的 Z1~Z3 都設為 0，只 考慮 G1~G3 的效應，因此 de-embedded 的三個步驟，只要做第一和 第三步驟。我們先從” OPEN ”得到 Y 等效電路，並將並聯的 G1 和 G2 減去：

1 11 12 電路量測結果，並比較做 de-embedded 之前和之後的結果。

0 10 20 30 40

(圖 2.11) 6M_2-port 變壓器 S-parameter

0 10 20 30 40

(圖 2.12) 6M_2-port 變壓器 Inductance

0 10 20 30 40

(圖 2.13) 6M_2-port 變壓器 Q-factor

0 10 20 30 40

0.00E+000 1.00E+010 2.00E+010 3.00E+010 4.00E+010 -20

(圖 2.14) 4M_2-port 變壓器 S-parameter

0 10 20 30 40

(圖 2.15) 4M_2-port 變壓器 Inductance

0 10 20 30 40

(圖 2.16) 4M_2-port 變壓器 Q-factor

— 4-port 量測結果 —

同樣的，在 4-port 變壓器量測中我們只有一個 OPEN，只能減去 並聯的寄生導納效應，因此公式更簡化為：

 

Yd YrawYopen^1

以下即為 UMC 0.18um CMOS 立體變壓器 4-port 電路量測結果，

並比較做 de-embedded 之前和之後的結果。

0 10 20 30 40

(圖 2.17) 4M_4-port 變壓器 port_1 S-parameter

0 10 20 30 40

(圖 2.18) 4M_4-port 變壓器 port_2 S-parameter

0 10 20 30 40

(圖 2.19) 4M_4-port 變壓器 port_3 S-parameter

0 10 20 30 40

(圖 2.20) 4M_4-port 變壓器 port_4 S-parameter

0 10 20 30 40

0 10 20 30 40

(圖 2.24) 4Mct_4-port 變壓器 port_1 S-parameter

0 10 20 30 40

(圖 2.25) 4Mct_4-port 變壓器 port_2 S-parameter

0 10 20 30 40

(圖 2.26) 4Mct_4-port 變壓器 port_3 S-parameter

0 10 20 30 40

(圖 2.27) 4Mct_4-port 變壓器 port_4 S-parameter

0 10 20 30 40

0 10 20 30 40

(圖 2.31) 4Mct_4-port 變壓器相位差

2.5.2 結果與討論

由 2-port 量測結果知，做 de-embedded 前後結果並沒有明顯差 別，因為變壓器的 size 還是很大，而且因為是多金屬層的結構，使得 金屬間的電容耦合效應大，操作頻率過低，而在低頻量測時 PAD 和 連接線的電容電感效應就不那麼明顯，只有在高頻處才會看的出差 別。而 4-port 量測知變壓器的 Qmax約在 5GHz，de-embedded 效果也 並不明顯，但是如果看到附錄所列的變壓器，較小的變壓器

de-embedded 前後有著不小的差異，因為 PAD 效應相對的更加重要，

扣掉寄生效應後操作頻率向上提昇，Q 值也增加。另外從(圖 2.31)所 示的變壓器 balun 相位差，操作頻率(5GHz)內正負差了近 20^o，結果 不如預期。

第三章

Rat-race 分析及混頻器設計

3.1 前言

在本章節我們將會討論 4 ports 的 rat-race 分合波器，並將它實現 且應用在積體電路中。Rat-race 在晶片中會占去很大的面積，所以必 須採取一些微小化的方式。以下將討論從傳統式的 rat-race[1]，使用 相位反轉(phase inverter)的技術[2]讓電路的縮小，接著再使用螺旋變 壓器型(spiral transformer)及交指型(inter-digital)[3][4][5]加上相位反 轉(phase inverter)讓 rat-race 又更進一步縮小，並應用在混頻器電路 上。因為將 rat-race 整合在 IC 時，矽基板為低阻值的損耗性(lossy)材 料(電阻率約 10Ω‧cm)，故我們也針對 phase inverter rat-race 具損耗 時的特性做討論。而混頻器架構以 Gilbert mixer 為主體，首先將 rat-race 所產生的差動訊號置於混頻器的 LO 端，再來利用 rat-race 合 波的功能將混頻器的 differential mode 訊號相加輸出，以增加輸出能 量，並消除 common mode 訊號成分，以達到更好的隔離度。本章電 路以 TSMC 0.35um SiGe BiCMOS 和 TSMC 0.13um CMOS 製程設計 與製做。

3.2 Rat-race 理論分析

傳統式 rat-race 幾乎在所有的微波電路相關書籍均可找到，在此 不再贅述。本節將針對 phase inverter 和 inter-digital 等常見的微小化 方式做理論分析與設計考量[6]，最後再討論 phase inverter rat-race 製

做在損耗性基板上的特性及相關推導。

3.2.1 Rat-race 的相位反轉(phase inverter)理論分析

傳統式 rat-race 因3 / 4 長度過長有佔據電路過大的面積以及頻 寬很窄的缺點，故我們可利用



/ 4長度加 180 度相位反轉(phase inverter)取代傳統環型 rat-race 的 3 / 4 的長度，同時使電路結構更加 對稱，也克服了窄頻的缺點。我們以 C.Y. Chang 於 2003 所提出的微 小化 rat-race 做為設計依據[7]。(圖 3.1)為 phase inverter 的 rat-race。

4

1

Port Port2

3

(圖 3.1) 相位反轉(phase inverter) rat-race 示意圖

我們由奇、偶模半電路來做 phase inverter 電路分析，求得奇、偶 模的 ABCD 矩陣[2]:

繼續將 ABCD 矩陣轉為 S 參數：

在本節將會介紹如何利用步階阻抗(stepped impedance)將傳輸線縮

特性阻抗很高的時候上式可近似為 tan

因此我們可以知道 stepped impedance 之低阻抗、高阻抗、低阻抗 相間的傳輸線，可以利用電容性、電感性、電容性相間來取代。然而

(圖 3.3) stepped impedance 等效電路示意圖 我們先計算兩者的 ABCD 矩陣如下：

cos sin cos sin cos sin

1 1 1

sin cos sin cos sin cos

L L L H H H L L L

假設Z_L Z_o Z_H

cos cos sin sin cos sin sin cos sin cos

1 1

角函數，而是 hyperbolic 函數。另外我們將兩臂的特性阻抗 Z a 、 Zb

(圖 3.4)為一個衰減性的 phase inverter rat-race 分合波器，我們同 樣的用奇、偶模半電路分析之。其中 180° phase inverter 在對稱結構 下的奇、偶模半電路，各有 90°的相位差。在偶模半電路，當開路端

ˆ

 

21

port3 為 isolation port。以同樣方法也可以推導出，當訊號由 port4 輸 入時，在 port 1、3 可以得到功率、相位相反的輸出，port2 為 isolation port。

3.3 交指型相位反轉 rat-race 應用在 RF 輸入端之降頻 混頻器實作

本電路使用了 TSMC 0.35um SiGe BiCMOS 製程技術，實現 RF 為 17.1GHz，IF 頻率為 100MHz 的 Gilbert 混頻器。量測上除 LO 須 需外接 balun 產生差動訊號外，RF 及 IF 端都為單端輸入輸出，RF 的 輸入端設計了 on-chip 的 rat-race 作為 balun，而 IF 端則用 PMOS 電 流鏡將輸出的差動訊號轉換成單端輸出，並用 Cherry Hooper 架構作 為 buffer。整體電路架構如(圖 3.5)所示：

在文檔中 鼠徑分合波吉伯特混頻器及次諧波混頻器設計 (頁 18-0)