迴路濾波器設計

第二章時脈倍頻電路

2.8 迴路濾波器設計

迴路濾波器為一個低通濾波器用來從相位頻率偵測器的輸出擷取出平均值，如Fig 2.23 所示，當迴路濾波器只包含單一電容 C1時，由於鎖相迴路是一個負回授的迴路系統，此時濾波器產生一個極點(pole)同時壓控振盪器行為也像一個積分器，故振盪器也是產生一個極點，因此可能造成迴路的不穩定，爲了防止迴路不穩定，我們一定要在C1上串聯一個電阻R1來增加一個零點，因為增加了這個零點，高頻的雜訊可能沒有辦法被有效衰減，因此我們仍須再並聯一個 C2 當作一個極點，可以抑制高頻的漣波雜訊(ripple noise)。

Fig 2.23 低通濾波器

被動式迴路濾波器相對主動式迴路濾波器而言是較受歡迎的，由於被動式迴路濾波器具有較低相位雜訊及設計複雜度，但主動式迴路濾波器並非一無是處，

當常應用於最大的電荷幫浦輸出電壓小於壓控振盪器的頻率調變範圍時，此時可保有原本振盪器的頻率調變範圍和相位雜訊，使之能有最佳的表現。

由於二階迴路濾波器具有較低分析複雜度和低電阻雜訊，同時可容許電組、

壓控振盪器增益及電荷幫浦增益較大的誤差，故本設計採用二階迴路濾波器以增加此鎖相回路的可靠度。當使用二階迴路濾波器使得鎖相迴路系統變成三階的系統，使分析變的更為困難，相位邊線與穩定度的條件也更加嚴苛，因此我們設定 C1>10×C2，可以使三階鎖相迴路近似一個二階的系統，以便於迴路分析。濾波器電阻為poly 電阻，電容為 MIM 電容，使濾波器在高頻操作時有較好的頻率響應。

由於在本論文中設計的時脈倍頻器操作的頻率範圍是312.5 ~ 1250 MHz，

其最高頻段是最低頻段的四倍，因此為了使此時脈倍頻器的效能能夠更好，我們希望在本設計中電荷幫浦電路的電流以及迴路濾波器的電容C1 將隨著輸入參考頻率的值而改變。

2.9 模擬及量測結果

Fig 2.24 為鎖相迴路的控制電壓圖，黑色的線為其控制電壓差值，其控制電壓的差值皆遠小於單端控制電壓。由此可知差動控制電壓之壓控振盪器對於電源供應器的雜訊有較佳的抵抗能力，在此次設計中，振盪器之控制電壓的差值在此環境皆小於1.6mV。

Fig 2.24 控制電壓圖(TT)

Fig 2.25 為八相位 1.25GHz 時脈之眼圖，其中單一相位最大抖動(jitter)小於 0.2ps，其八個相位最大誤差 2.63ps。

Fig 2.25 八相位 1.25GHz 時脈眼圖

下表為時脈倍頻電路之模擬及量測之特性表。

Function Value

Tuning Range 250 ~ 1550 GHz

KVCO 120 MHz/V

Power Consumption 45 mW

Locking Time 3.5 µS

Charge Pump Current 110 µA

Damping Factor 1

Loop Bandwidth 1 ~ 4 MHz

Control Voltage Noise 1.3 mV

Single Phase Jitter 0.2 ps

8 Phase Jitter 2.63 ps

Loop Filter R1=5KΩ C1=25pF C2=1.68pF

Process TSMC 0.18 µm CMOS

表2- 1 時脈倍頻電路特性表

312.5MHz 時脈抖動為 34 ps

Fig 2.26 312.5MHz 時脈波形量測圖 625MHz 時脈抖動為 26 ps

Fig 2.27 625MHz 時脈波形量測圖

1250MHz 時脈抖動為 22 ps

Fig 2.28 1250MHz 時脈波形量測圖

第三章抖動分析

3.1 簡介

在通訊系統的領域中，錯誤率(BER)代表其通訊的品質，錯誤率的意思是接收端接收到的資料中，發生錯誤的比例是多少。會發生錯誤的原因主要是傳送端的效能不好，或者是通道的品質不佳，以及接收端的效能不好。而造成接收端效能不好的原因主要是因為資料的抖動(Data Jitter)或者是時脈的抖動(Clock Jitter)所造成的。因此在本章節中，將要分析抖動對 CDR 的錯誤率的影響，我們把它分為二個部分來介紹，第一部份是分析在規格中(Spec.)定義的最大抖動在我們這將會造成多少的錯誤率;第二部分則是分析當抖動的最大值為多少時，

將會造成CDR 的錯誤，亦即介紹此電路在不發生錯誤時，可忍受最大的抖動值。

抖動(Jitter)依其來源主要可以區分為二類 : 隨機抖動(Random Jitter)和定量性抖動(Deterministic Jitter)。隨機抖動的行為是以無邊界(Unbounded)成分來表示之，並且通常是以高斯分佈來代表其統計行為。相對的，定量性抖動被視為是有邊界的(Bounded)，所以不以高斯分佈來表示其行為。依照 CDR 的特性，

隨機雜訊主要來源是電子元件的熱雜訊;而造成定量性抖動的主要來源是數碼抖動(Pattern Jitter)、符號碼間的干擾(Inter-Symbol Interference)、以及脈衝寬度比(Duty Cycle)失真所造成的抖動等等。一般而言，隨機雜訊是以 RMS 值或者是標準差的形式來表示之，然而定量性抖動是有邊界的，所以用峰對峰值來表示 (Peak to Peak value)。當我們要把隨機抖動和定量性抖動結合起來的時候，亦即要求得全體的抖動時，並不可以直接把他們二個值相加起來，而是要把定量性抖動的機率密度函數和隨機雜訊的機率密度函數作迴旋積分，才可以得到我們要的值。

3.2 抖動對錯誤率的影響

首先我們先把所有在超取樣架構的CDR 中的非理想效應表示在 Fig 3.1 中，

並且時間極限(Timing Margin)可以用下式來表示之:

jd 越好。造成

T 的原因是超取樣的倍數(Oversampling Ratio)，當超取樣的倍數越

_os 大時，則

T 會越小。

_os

T 是時脈信號的抖動，其值和鎖相迴路的效能有關。

_jc

T 是

_jd (BER)的時候止需要考慮時間造成的誤差(timing error)。使用超取樣技術的 CDR 中的所有非理想效應都表示在Fig 3.1 裡，如果使用比較高的超取樣倍數(K)，

T

_os

k 是超取樣的倍數，上式是當 k 為奇數時的表示式。如果資料的中間並不在二個

∫ ∫

∞

而 B 和 C 之間，傳送端都是傳送一連串的 0，此時沒有資料的轉換，CDR 沒有辦法更正取樣信號的相位，因此取樣信號有可能取樣到前一筆或者是後一筆的資料，造成錯誤。A 到 B 這段期間因為資料有一直在轉換，即使資料的頻率一直在變化，由於取樣相位也跟著改變，只要頻率變化不要太大，基本上都是不會發生錯誤的，因此取樣信號差不多都在資料的中點。由於b 到 c 這段資料沒有轉換，因此取樣相位都不會改變，正常的情況是當對C 這筆資料作取樣時，取樣信號應該是在資料的中間，因此此時極有可能發生錯誤，也就是說在這個時候取樣信號如果不在C 的這筆資料上面，就會發生錯誤，所以說資料的時間誤差超過了1/2UI，就會發生取樣信號跑到別筆資料上。

有了以上的概念之後，接下來開始算抖動的容忍度，如 Fig 3.4 所示:

Fig 3.4 受到雜訊頻率調變的資料(2)

在這邊我們要分二個部分來探討，一種情況是當雜訊的頻率比資料頻率要慢很多的時候;另一種情況是雜訊的頻率跟資料的頻率差不多的時候，由於可能雜訊的頻率變化中的半個週期都是沒有資料的轉換，而半個週期就是雜訊抖動的峰對峰值，固不必計算抖動的容忍度，因為此峰對峰值抖動只要超過1/2UI 就會發生錯誤，所以在此條件下的抖動容忍度為1/2UI。

接下來要算的是當雜訊的頻率要比資料頻率慢很多的情況之下的雜訊容忍度。Fig 3.4 是輸入資料被雜訊作頻率調變之後的頻率變化情形，

f 是原本的資

_b 料頻率，

f 是雜訊的頻率，而受到雜訊調變的資料頻率如式 3-11，X 為 0 到

_j π 之間資料的位元數，n 為連續沒有資料轉換的位元數，為灰色部分即為連續沒有資料轉換的區域，

f 代表的意義是當發生連續沒有資料轉換這段期間資料的平均

_av 頻率，

f

_av₂為0 到π 之間資料的平均頻率。式 3-12 為連續沒有資料轉換期間的平均頻率，它是把式3-11 做積分的結果，由於此其區間有 n+1 個位元，因此要除以(n+1)π /X，才可得到平均的頻率。在這邊是 n+1 的原因是 CDR 要等到第 n+2 個位元才能夠依據第 n+1 個位元資料轉換的情況改變其取樣信號的相位。

θ sin f f Rate

Data =

− ∆

式3-11

式3-12

f

_b −

f

_av代表的意義是在連續沒有資料轉換期間平均每一個位元的抖動量，再把他乘上n+1/

f 代表是此時間總共累積的抖動量，之前提到在連續沒有資料轉

_b 換其間只要抖動的累積量超過1/2UI，就會發生錯誤，因此可用式 3-13 表示之。

式3-13

將式3-12 的

f 代入至式 3-13 中，可以得到式 3-14。

_av

式3-14

之前算得是在連續沒有資料轉換期間不發生錯誤的抖動值，但是我們要求的是整個可容忍的峰對峰的抖動值，a 到 d 這段期間累積的抖動就是峰對峰值。

我們要先算出a 到 d 之間每個位元的平均頻率:

式 3-15

a 到 d 一共有 X 個位元，把

f

_b −

f

_av₂乘以X/

f 的意義是 a 到 d 累積的抖動量，

_b 亦即峰對峰值的抖動。

式 3-16

3.4 模擬結果

Fig 3.5 是超取樣倍數和錯誤率的關係模擬圖，如我們所預期的，當超取樣的倍數越高時，錯誤率會下降，但最後會有趨近於飽和的跡象，因此為了達到低於 10⁻12的錯誤率，以及預留一些範圍，因此在本論文中取K=32 來做設計，雖然 K 取64 可達到更低的錯誤率，但是會使得硬體增加，進而讓功率消耗變大。

Fig 3.5 錯誤率的模擬結果

Fig 3.6 為抖動容忍度的模擬結果，我們可以發現當資料的傳輸頻率比雜訊變化的頻率要來的慢時，雜訊容忍度將會趨近於一固定的值。如果資料的傳輸頻率比雜訊變化的頻率要來的快時，雜訊容忍度可以用式3-18 表示之。

Fig 3.6 抖動容忍度的模擬結果

第四章時脈資料回復電路

4.1 簡介

在這個章節中首先會分析比較鎖相迴路式 CDR 和超取樣式 CDR 的優缺點，

再將其個別的優點擷取出來，應用在本論文的時脈資料回復電路的架構中。

接下來介紹的是本論文提出的時脈資料回復電路架構圖，及電路的設計流程，本論文提出的CDR 電路除了能夠工作在高速之外，更能在多頻段操作，且有低功率消耗，快速鎖定的優點，我們期望此電路除了能夠應用在EPON 系統外，也能應用在SATA、USB 介面等等的應用。

4.1.1 CDR 主要二種傳統架構

一般的資料回復器電路主要可以分為二種:一.鎖相迴路式架構，二.相位超取樣式架構。Fig 4.1 所示為鎖相迴路式資料回復器電路架構，鎖相迴路式資料回復電路具有高速操作之優點，然而在較高輸入信號雜訊之操作條件下，其鎖定速度與輸出信號之相位雜訊品質互相抵觸，因此較難兼顧快速鎖定及高品質輸出相位之要求。其主要架構包含了相位偵測器、低通濾波器、壓控振盪器等等。相位偵測器功能是為了使時脈信號能夠對輸入資料作精確的取樣，而對低通濾波器充放電，進而改變壓控振盪器的相位。

Fig 4.1 鎖相迴路式時脈資料回復器

Fig 4.2 所示為超取樣式資料回復器電路，其藉由超取樣及數位電路之判讀及輔助，可大幅提升資料之追蹤速度及鎖定速度，然而其操作需要大量的數位電路因此耗費相當大之晶片面積，同時超取樣電路需要多重相位，在高速操作下為

在文檔中一個多頻帶且快速鎖定時脈資料回復電路 (頁 32-0)

第二章 時脈倍頻電路