電壓控制振盪器

在現今積體電路設計中，系統晶片(SoC)為今日積體電路設計中的一個主要 的目標，系統晶片可以帶來產品製作成本的降低，同時也便未來的產品可以更輕 薄更有競爭力，同時為了提高整合度，CMOS 壓控振盪器(VCO)勢必將成為研究 的主題也是我們努力改進的方面，在CMOS 壓控振盪器除了在振盪頻率上無法 與其它元件相比，但最須著重是在如何降低其相位雜訊(phase-noise)，在 CMOS LC 共振腔壓控振盪器設計中已經大量的改進相位雜訊的缺點，但是在 CMOS LC 壓控振盪器中仍存在著許多問題，不僅在實現許多被動元件消耗許多晶片面積，

在實現高Q 值電感中常受限於寄生元件的影響，故要製作時須較為特殊的製程 才可得到較好的效果，故在整合電路中又須支出額外成本，同時，LC 壓控振盪 器為一窄頻的振盪器，易受製程飄移而影響到其振盪頻率的範圍。

在另一方面，由於環狀串接式振盪器(ring oscillator)沒有使用到電容電感等 被動元件，且不必增加製程步驟整合在標準的CMOS 製程中，同時其有較寬的 頻率調變範圍，故比LC 振盪電路更易設計在我們所須的頻段中，但是環狀串接

式振盪器由於其品質因子(quality factor)較差，故在相位雜訊的表現上也不如 LC IN2+、IN2-輸入經由一對 NMOS M1、M2 延遲從 out+、out-輸出，反向偏移延 遲路徑信號由兩級之前的延遲單元輸出的信號IN1+、IN1-輸入，此信號提早打

向偏移延遲路徑，進而產生高速的8 個均勻相位的時脈信號。Fig 2.6 中每個方

IN2- ^{M1 M2} IN2+ Vbias1

M3 M4

Fig 2.8、Fig 2.9、Fig 2.10 所示，為壓控振盪器之三十個頻段的控制電壓及 頻率關係圖，縱軸的單位是100MHz，橫軸代表的是控制電壓的差值，單位是電 壓 。本論文目標為設計一輸出頻率鎖定為 0.3125、0.625、1.25GHz 時脈倍頻 電路，考慮製程飄移且不增加KVCO的狀況下，同時考慮切換頻段迴路操作的振 盪器輸出頻率的連續性，故設計兩相鄰頻段互相重疊50%，使切換頻段後振盪 器操作頻率依然保持相同，使之在迴路分析上依然可以使用傳統線性分析，以上 述的考量將振盪器設計為三十個頻段。Fig 2.8 為在(TT)製程環境下控制電壓及 頻率關係圖，其中第二十五個頻段涵蓋1.25GHz 的鎖定頻率，其平均的 Kvco為 120MHz/V，Fig 2.9 為在(SS)製程環境下控制電壓及頻率關係圖，其中第二十七 個頻段涵蓋1.25GHz 的鎖定頻率，其平均的 Kvco為84MHz/V，Fig 2.10 為在(FF) 製程環境下控制電壓及頻率關係圖，其中第二十三個頻段涵蓋1.25GHz 的鎖定 頻率，其平均的Kvco為150MHz/V。

Fig 2.8 控制電壓與頻率分佈圖(TT)

Fig 2.9 控制電壓與頻率分佈圖(SS)

Fig 2.10 控制電壓與頻率分佈圖(FF)