第三章 低電壓操作之 SAR ADC 電路元件
3.4 逐次逼近暫存器
逐次逼近暫存器(SAR)是由 CMOS 數位邏輯閘組成，用來處理比較器每一個 時序的輸出數位碼，透過暫存的模式，在每一個時序中提供數位類比轉換器一組 資料。首先，預測 MSB 值，並透過移位(shift)、讀取(load)及記憶(memory)的步 驟，一個時序(clock cycle)決定一個位元，直至最小位元 LSB 被決定後，將循序 產生的資料以並列的形式讀出。一般常見的 N 位元架構如圖 3-19，包含一組移位 暫存器與一組記憶暫存器，此作法共需要2N 個 Flip-Flop，邏輯概念簡單且直觀，
但所使用的正反器數量龐大，將無法避免較大的佈局面積與功率消耗。
圖3-19 傳統 N 位元逐次逼近暫存器[29]
3.4.1 Non-redundant SAR 工作程序
為了能減少繁雜的數位電路且同時兼顧低功率特色，一種簡化邏輯但可達到 相同功用之non-redundant SAR[29][30]被提出，其動作始於 Reset 脈衝信號，並透 過控制信號Clock 將每筆資料循序的產生，直至最後一個位元判斷完畢，所有位
表3-1 八位元 FSM 序列[30]
Conversion
step DAC input data word Comparator output
0 1 0 0 0 0 0 0 0 B7
1 B7 1 0 0 0 0 0 0 B6
2 B7 B6 1 0 0 0 0 0 B5
3 B7 B6 B5 1 0 0 0 0 B4
4 B7 B6 B5 B4 1 0 0 0 B3
5 B7 B6 B5 B4 B3 1 0 0 B2
6 B7 B6 B5 B4 B3 B2 1 0 B1
7 B7 B6 B5 B4 B3 B2 B1 1 B0
Final results B7 B6 B5 B4 B3 B2 B1 B0 –
元再同步的並列輸出。以八位元的SAR ADC 為例，當信號執行取樣時，暫存器 此時為重置的狀態，首先猜測B7 (MSB)為 1 其餘為 0，即輸出數位碼 100000002。 將該筆資料回授予 DAC 還原出對應之位階，並經由比較器與取樣信號執行大小 的判斷，而第一次比較的結果B7傳遞給暫存器中，此時原先預測MSB 為 1 的信 號位移至B6，即輸出數位碼B71000002，其工作原理如此不斷地執行預測、讀取 及移位的動作，表3-1 為所有階段的位元編碼，每次轉換由 Clock 來控制。其中，
由於每位元的邏輯處理方式環環相扣並將終止於 LSB 處，故稱之 finite state machine (FSM)。
3.4.2 Non-redundant SAR 電路實現
Non-redundant SAR 的電路實現如圖 3-20 所描繪。此架構所需的正反器數目 相較於傳統 N 位元暫存器少掉一半，由 N-1 個控制單元(control unit)所構成，每 一個控制單元內包含著一個D Flip-Flop 與數個 CMOS 邏輯閘電路，其布林函數 可表示為(3-8)式。為了保有預先設定 MSB 信號為 1 的機制，第一組控制單元內 部採用具有SET 功能的 D Flip-Flop，其餘保留原先的 RST 設定，即 Reset 信號觸
Bitnext =Load Bit⋅ +Mem Bit⋅ +Mem Shift Bit⋅ ⋅ (3-8)
圖3-20 N 位元 non-redundant SAR 電路方塊圖
發時，其輸出數位碼為 100...0002；另外，邏輯控制單元的實際電路如圖 3-21，
由於最後一組控制單元因位元碼可直接輸出予 DAC，所以移除具記憶功能的 MEM 控制信號。
圖3-21 邏輯控制單元
圖3-22 為十位元 non-redundant SAR 架構之暫態模擬。其中，Reset 信號對暫 存器做一個歸零重置的動作後，輸入一筆0 及 1 連續的資料(Data)予暫存器讀取，
可觀察到控制時脈移位的動態特徵，最終輸出的數位結果可在Memory 的狀態下 並列取出。
Memory Memory
圖3-22 十位元 non-redundant SAR 模擬
3.4.3 單相位時序正反器
常見的CMOS 單相位時序正反器(true single phase clock, TSPC)多依據 Yuan 及Svensson[31]提出之九顆電晶體所改良設計，如圖 3-23 具設定(set)與重置(reset) 功能的 TSPC。此類正反器的特點在於架構簡單與高操作速度，電晶體數目比傳