用於逐次逼近式類比數位轉換器之高效能浮動開關電容技術設計

全文

(1)國立臺灣師範大學應用電子科技學系碩士論文. 指導教授：郭建宏博士用於逐次逼近式類比數位轉換器之高效能浮動開關電容技術設計 A High Energy-Efficiency SAR ADC with Floating Capacitor Switching Technique. 研究生：謝正恩. 撰. 中華民國 101 年 01 月.

(2)

(3)

(4)

(5) 用於逐次逼近式類比數位轉換器之高效能浮動開關電容技術設計學生：謝正恩. 指導教授：郭建宏. 國立臺灣師範大學應用電子科技學系碩士班. 摘. 要. 積體電路設計在現今製程技術的演進下，已開啟奈米時代。而製程精度的提升除了降低電路佈局的面積，驅使電路運作的電源電壓因而縮小，使得高效能與低功率的電路設計不斷產出。隨著可攜式電子產品高需求的帶動下，效能佳是現今產品發表的最基本門檻，反倒是輕薄短小以及電池的長時效性要求，逐漸成為電路設計之主流；特別是應用在人體或生物上的植入性醫學晶片，為了能達到永久使用不更換的最大目標，低功率對晶片的設計上，更是第一必備要件。在眾多的類比數位轉換器中，逐次逼近式類比數位轉換器(successive approximation register analog-to-digital converter, SAR ADC)最符合低功率的條件，在於其大部分的電路元件為數位邏輯所構成，以及每筆取樣資料的轉換過程中，僅需一顆比較器即可實現，這都大幅地縮減資料轉換所消耗的能源。然而，在製程技術逐年提升的影響下，具備較多數位電路的 SAR ADC 開始嶄露頭角，除了維持低功率的特色，也朝高速的電路設計方案邁進。在本論文中，提出了浮動開關電容(floating capacitor switching, FCS)技術來降低電容式 DAC 的能量損耗，相較於傳統切換技術之 DAC 架構，所提出方法可有效的節省 97.66%的平均能量損失。另外，在供應電壓 0.9-V 的操作下，結合 FCS 架構的電容切換方式，再提出了部分式浮動開關電容技術之差動 SAR ADC，以及雙部分式浮動開關電容技術之單端 SAR ADC 的電路實現架構，並採用 TSMC 0.18-μm 1P6M 的標準製程完成，在奈式取樣頻寬的規格下，可達到的品質因數 FOM 值分別為 21.7-fJ/conversion-step 以及 46.2-fJ/conversion-step。關鍵字：類比數位轉換器、逐次逼近暫存器、電容式數位類比轉換電路、浮動開關電容技術、品質因數 FOM I.

(6) II.

(7) A High Energy-Efficiency SAR ADC with Floating Capacitor Switching Technique Student：Cheng-En Hsieh. Advisors：Dr. Chien-Hung Kuo. Institute of Applied Electronics Technology National Taiwan Normal University. ABSTRACT. With the development of modern CMOS fabrication, the integrated circuits had entered into the nanoscale. Smaller area and lower voltage design might be come true by the advanced processing. Hence, low-power with high-performance circuits had been presented constantly. Nowadays, the mainstream products trend of portable electronic devices, greatly chip performance is replaced by smaller, cheaper and long standby. In particular, low-power was an essential condition on the human body or biological implantable chip applications. All of analog-to-digital converter (ADC) types, successive approximation register (SAR) is appropriate for the low-power design by their much more digital circuits. Besides, the power dissipation can be significantly reduced by only one comparator which is needed to complete whole sampling data during each conversion phase. In addition, some of high speed circuits using SAR approach can be accomplished recently with the advanced process. In this thesis, seeking the comparison between a floating capacitor switching (FCS) scheme is proposed to reduce the energy consumption and conventional DAC approach, the proposed scheme can achieve 97.66% less average switching energy. Furthermore, the actuality architectures are realized by the partial FCS scheme based differential SAR ADC and double partial FCS scheme based single-ended SAR ADC III.

(8) at a 0.9-V supply voltage. Both of them were fabricated in the TSMC 0.18-μm 1P6M process technology. The presented SAR ADCs can achieve 21.7-fJ/conversion-step and 46.2-fJ/conversion-step figure of merit (FOM) in the Nyquist bandwidth, respectively. Keywords: Analog-to-digital converter, successive approximation register, capacitive DAC array, floating capacitor switching (FCS), figure of merit (FOM). IV.

(9) 誌. 謝. 碩士生涯即將進入尾聲，由初入研究所時的懵懂無知，至今碩士論文得以順利完成，這兩年的日子，雖稱不上是段漫長的歲月，但也經歷了許多。做研究是辛苦的，但也是值得的。承蒙指導教授郭建宏博士的悉心鞭策與督導，讓我在進入研究所後，無論是專業學識或是待人之道，皆有所長進。老師兩年來的教誨歷歷在目，字句金玉良言，學生將受用無窮。藉此學生致上由衷的感謝與祝福。另外，十分感謝學生的口試委員黃育賢博士與陳建中博士，感謝您們撥冗參與口試，並在過程中給予寶貴的意見及指正，使學生的訓練能更加精實，促進本論文的完整與可看性。. 其次，感謝實驗室的學長李冠毅、陳建宏、賴宏璟與施登耀，在我遇到難題需幫助的時候，適時地伸出援手拉我一把，並承接前人的經驗與成果，讓我的研究既完整又有效率。感謝聰明的同儕好友廖述立，在學術領域上彼此切磋努力，不僅時常幫助我克服研究時的盲點，並帶給實驗室無比的歡樂氣息，能有如此這般的良師益友，是我莫大的榮幸。除此之外，學長江哲豪與嚴健倫，同儕施宏達、林益章、劉適豪、涂英豪、陳冠憲、柯閎翔與王裕智也是我的幾盞明燈，為我這艱澀沉悶的研究所生活增添了許多光彩。特別感謝三位有趣的學弟林翰江、馬瑜傑與王冠勳，實驗室的大小事務多虧有你們的打點、分擔，才能讓實驗環境有效運作，有你們的陪伴，繁雜的事物處理起來再也不孤單。在此祝福你們研究順利，將來每個人都能發光發熱。另外，還要感謝在我忙碌或需要幫忙的時候，總是義不容辭出手的學弟妹們，葉丞凱、林煒閔、張欽德、杜昱璇、林珈慧、張懷霈、李冠宏、林繼揚、周健平與鍾懿威等，你們的協助讓我能全心投入研究中，除了感謝還是只有感謝。還有系辦的助理人員黃士恆學長、葉嘉安學長以及鄧瓊姿、鄭琇文與蘇婷節三位美麗的助理小姐，對於學校或系內的所有瑣碎事務，皆能給予我最大的協助，感謝您們。. V.

(10) 最重要的是感謝我的父母謝清松先生與余宜蓁女士，您們含辛茹苦的養育我、栽培我，讓我能衣食無虞的投入研究，您們的付出與支持是我最強而有力的後盾，感謝您們的辛勞。最後，要感謝我可愛的女友吳梅菁，妳總是在我心情低落煩悶時，默默地在旁聽我訴說、替我加油打氣。謹以本論文獻給我最摯愛的家人和關心我的好友們，所有榮耀及喜悅與你們共同分享。謝正恩 2012.02.01 NTNUAET LAB514. VI.

(11) 目. 錄. 中文摘要 .........................................................................................................................I 英文摘要 ......................................................................................................................III 誌. 謝 ........................................................................................................................V. 目. 錄 .....................................................................................................................VII. 圖目錄 ......................................................................................................................XI 表目錄 .....................................................................................................................XV 第一章緒論.................................................................................................................1 1.1 研究背景與動機............................................................................................1 1.2 混合信號系統概述........................................................................................3 1.3 論文架構與研究方法....................................................................................4 第二章類比數位轉換器概論.....................................................................................5 2.1 前言................................................................................................................5 2.2 取樣定理........................................................................................................5 2.3 量化器............................................................................................................7 2.3.1 二進位量化器.........................................................................................7 2.3.2 多位元量化器.........................................................................................8 1. Mid-rise 量化器..........................................................................................9 2. Mid-tread 量化器...................................................................................... 10 3. 多位元量化器的非理想特性.................................................................. 10 2.3.3 量化誤差............................................................................................... 11 2.4 效能規格指標.............................................................................................. 13 2.4.1 信號雜訊比........................................................................................... 13 2.4.2 信號雜訊失真比................................................................................... 14 VII.

(12) 2.4.3 動態範圍............................................................................................... 14 2.4.4 無雜散動態範圍................................................................................... 15 2.4.5 非線性誤差........................................................................................... 15 2.4.6 品質因數............................................................................................... 15 2.5 逐次逼近式類比數位轉換器...................................................................... 16 2.5.1 逐次逼近想法實例............................................................................... 17 2.5.2 二位元搜尋演算法............................................................................... 17 第三章低電壓操作之 SAR ADC 電路元件........................................................... 19 3.1 前言.............................................................................................................. 19 3.2 取樣保持電路及開關元件.......................................................................... 20 3.2.1. MOS 開關............................................................................................. 21. 3.2.2 互補式傳輸閘開關............................................................................... 22 3.2.3 低臨界電壓技術................................................................................... 23 3.2.4 時脈倍壓電路....................................................................................... 23 3.2.5 靴帶式開關........................................................................................... 25 3.2.6 以靴帶式開關實現之取樣保持電路................................................... 25 3.3 比較器電路.................................................................................................. 28 3.3.1 比較器的非理想效應........................................................................... 28 3.3.2 軌對軌比較器....................................................................................... 29 3.3.3 動態比較器........................................................................................... 31 3.4 逐次逼近暫存器.......................................................................................... 32 3.4.1 Non-redundant SAR 工作程序............................................................. 33 3.4.2 Non-redundant SAR 電路實現............................................................. 34 3.4.3 單相位時序正反器............................................................................... 36 3.5 數位類比轉換器.......................................................................................... 37. VIII.

(13) 3.5.1 電阻式數位類比轉換器....................................................................... 37 3.5.2 電流式數位類比轉換器....................................................................... 39 3.5.3 電容式數位類比轉換器....................................................................... 39 3.6 時脈產生器.................................................................................................. 41 第四章高效能浮動開關電容式 SAR ADC............................................................ 43 4.1 開關電容能量損耗...................................................................................... 43 4.2 電荷重新分佈原理...................................................................................... 43 4.3 傳統 SAR ADC 架構................................................................................... 44 4.3.1 取樣保持狀態之能量分析................................................................... 45 4.3.2 電荷重新分佈之能量分析................................................................... 47 4.3.3 傳統 SAR ADC 架構能量損耗............................................................ 51 4.4 浮動開關電容式 SAR ADC 架構............................................................... 52 4.4.1 取樣保持狀態之能量分析................................................................... 54 4.4.2 電荷重新分佈 G2 之能量分析............................................................. 55 4.4.3 電荷重新分佈 G3 與 G4 之能量分析................................................... 58 4.4.4 電荷重新分佈 G5 之能量分析............................................................. 61 4.4.5 浮動開關電容式 SAR ADC 架構能量損耗........................................ 66 4.5 總結.............................................................................................................. 67 第五章浮動開關電容式 SAR ADC 實現................................................................69 5.1 前言.............................................................................................................. 69 5.2 開關斷接之寄生電容考量.......................................................................... 69 5.3 部分式浮動開關電容技術之差動 SAR ADC 架構................................... 71 5.3.1 電路設計與模擬................................................................................... 73 5.3.2 電路佈局與實現................................................................................... 76 5.3.3 晶片量測環境....................................................................................... 77. IX.

(14) 1. 輸入信號與終端介面.............................................................................. 78 2. LM317 電壓調節電路.............................................................................. 79 3. OP27 電壓調節電路................................................................................. 80 4. 濾波槽電路.............................................................................................. 81 5.3.4 量測結果............................................................................................... 81 5.4 雙部分式浮動開關電容技術之單端 SAR ADC 架構............................... 83 5.4.1 電路設計與模擬................................................................................... 86 5.4.2 電路佈局與實現................................................................................... 88 5.4.3 晶片量測環境....................................................................................... 89 5.4.4 量測結果............................................................................................... 91 5.5 總結.............................................................................................................. 92 第六章總結與未來展望........................................................................................... 95 6.1 總結.............................................................................................................. 95 6.2 未來展望...................................................................................................... 96 參. 考文獻........................................................................................................... 99. 作. 者簡歷.........................................................................................................103. 學. 術成就.........................................................................................................105. X.

(15) 圖. 目. 錄. 圖 1-1. 系統整合型晶片(SoC)架構...........................................................................1. 圖 1-2. 半導體製程技術演進....................................................................................2. 圖 1-3. 混合信號系統架構........................................................................................3. 圖 2-1. 連續信號與離散信號關係圖........................................................................6. 圖 2-2. 二進位量化器轉移曲線與對應之量化誤差................................................7. 圖 2-3. 量化器之遲滯與直流偏移現象....................................................................8. 圖 2-4. Mid-rise 量化器轉移曲線與對應之量化誤差..............................................9. 圖 2-5. Mid-tread 量化器轉移曲線與對應之量化誤差......................................... 10. 圖 2-6. 非理想多位元量化器之轉移曲線.............................................................. 11. 圖 2-7. 量化誤差機率密度函數圖.......................................................................... 12. 圖 2-8. 量化雜訊功率密度函數圖.......................................................................... 12. 圖 2-9. SNR / SNDR 對輸入功率之動態範圍........................................................ 14. 圖 2-10. 傳統 SAR ADC 方塊圖............................................................................... 16. 圖 2-11. 4×4 益智拼圖............................................................................................... 17. 圖 2-12. SAR ADC 之二位元搜尋法流程圖............................................................ 18. 圖 3-1. SAR ADC 基本方塊圖................................................................................ 19. 圖 3-2. 取樣保持電路與步階響應.......................................................................... 20. 圖 3-3. NMOS 與 PMOS 開關電路......................................................................... 21. 圖 3-4. 供應電壓 1.8-V 之轉導對應輸入信號曲線............................................... 21. 圖 3-5. 互補式傳輸閘開關電路.............................................................................. 22. 圖 3-6. 供應電壓 0.9-V 之轉導對應輸入信號曲線............................................... 23. 圖 3-7. 時脈倍壓電路.............................................................................................. 24. 圖 3-8. 靴帶式開關.................................................................................................. 25 XI.

(16) 圖 3-9. 信號暫態圖.................................................................................................. 25. 圖 3-10. 靴帶式開關之取樣保持電路...................................................................... 26. 圖 3-11. 靴帶式開關暫態模擬圖.............................................................................. 27. 圖 3-12. 供應電壓 0.9-V 之不同開關電路於 CMOS 0.18-μm 製程技術下，採用最小的 W/L 電晶體比例之轉導的比較圖................................................. 27. 圖 3-13. 比較器電路示意圖...................................................................................... 28. 圖 3-14. 軌對軌比較器.............................................................................................. 29. 圖 3-15. 軌對軌比較器電路實現.............................................................................. 30. 圖 3-16. 軌對軌比較器精確度模擬.......................................................................... 30. 圖 3-17. 動態比較器電路實現.................................................................................. 31. 圖 3-18. 動態比較器精確度模擬.............................................................................. 32. 圖 3-19. 傳統 N 位元逐次逼近暫存器...................................................................... 33. 圖 3-20. N 位元 non-redundant SAR 電路方塊圖..................................................... 34. 圖 3-21. 邏輯控制單元.............................................................................................. 35. 圖 3-22. 十位元 non-redundant SAR 模擬................................................................ 35. 圖 3-23. Set 與 Reset 之單相位時序正反器............................................................. 36. 圖 3-24. 電阻式數位類比轉換器.............................................................................. 37. 圖 3-25. R-2R 電阻階梯式架構................................................................................. 38. 圖 3-26. 電流式數位類比轉換器.............................................................................. 39. 圖 3-27. 電容式數位類比轉換器.............................................................................. 40. 圖 3-28. 電容式數位類比轉換器暫態模擬.............................................................. 40. 圖 3-29. 除五時脈電路.............................................................................................. 41. 圖 4-1. 電容直流穩態之分壓變化.......................................................................... 43. 圖 4-2. 電容陣列之輸出穩態.................................................................................. 44. 圖 4-3. N 位元傳統 SAR ADC 架構........................................................................45. XII.

(17) 圖 4-4. 信號取樣與第一次比較.............................................................................. 46. 圖 4-5. G5 至 G4 之切換路徑(Down transition)....................................................... 48. 圖 4-6. G5 至 G4 之切換路徑(Up transition)............................................................ 49. 圖 4-7. 傳統架構之四位元 SAR ADC 所有切換路徑........................................... 50. 圖 4-8. 依參考電壓分類之電容群.......................................................................... 51. 圖 4-9. 十位元傳統架構之消耗能量對輸出數位碼.............................................. 52. 圖 4-10. N 位元浮動開關電容式 SAR ADC 架構....................................................53. 圖 4-11. 信號取樣與第一次比較.............................................................................. 54. 圖 4-12. 信號保持狀態至 G2 之切換路徑(Down transition).................................... 56. 圖 4-13. 信號保持狀態至 G2 之切換路徑(Up transition)......................................... 57. 圖 4-14. G2 至 G3 之切換路徑(Down transition)....................................................... 59. 圖 4-15. G2 至 G3 之切換路徑(Up transition)............................................................ 61. 圖 4-16. G3 至 G5 之切換路徑(Down transition)....................................................... 62. 圖 4-17. G3 至 G5 之切換路徑(Up transition)............................................................ 63. 圖 4-18. 浮動開關電容技術之四位元 SAR ADC 所有切換路............................... 65. 圖 4-19. 依參考電壓分類之電容群.......................................................................... 66. 圖 4-20. 十位元浮動開關電容架構之消耗能量對輸出數位碼.............................. 67. 圖 4-21. 十位元 DAC 前瞻架構之能量對輸出數位碼關係圖................................ 68. 圖 5-1. CMOS 開關斷開之寄生電容簡圖.............................................................. 70. 圖 5-2. FCS 次數之能量正規化與含寄生效應的有效位元.................................. 71. 圖 5-3. 部分式浮動開關電容技術之十位元差動 SAR ADC 架構....................... 71. 圖 5-4. (a)部分式浮動開關電容技術之四位元差動 SAR ADC 切換路徑 (b)其架構與 Vcm-Based 之能量對輸出數位碼比較圖........................................ 72. 圖 5-5. 模擬輸出功率頻譜圖.................................................................................. 74. 圖 5-6. 模擬 SAR ADC 暫態響應........................................................................... 75. XIII.

(18) 圖 5-7. 能量損耗對輸入信號分布圖...................................................................... 75. 圖 5-8. 電路佈局圖.................................................................................................. 77. 圖 5-9. 晶片量測環境佈置...................................................................................... 78. 圖 5-10. 輸入終端電路.............................................................................................. 79. 圖 5-11. LM317 電壓調節電路................................................................................. 80. 圖 5-12. OP27 電壓調節電路.................................................................................... 80. 圖 5-13. 濾波槽電路.................................................................................................. 81. 圖 5-14. 晶片顯微照相圖.......................................................................................... 82. 圖 5-15. 印刷電路板量測.......................................................................................... 82. 圖 5-16. 晶片量測輸出功率頻譜圖.......................................................................... 83. 圖 5-17. 晶片量測輸出非線性誤差圖...................................................................... 83. 圖 5-18. 雙部分式浮動開關電容技術之八位元單端 SAR ADC 架構................... 84. 圖 5-19. (a)雙部分式浮動開關電容技術之四位元單端 SAR ADC 切換路徑 (b) 其架構與 Vcm-Based 之能量對輸出數位碼比較圖.................................... 85. 圖 5-20. 模擬輸出功率頻譜圖.................................................................................. 86. 圖 5-21. 模擬 SAR ADC 暫態響應........................................................................... 87. 圖 5-22. 能量損耗對輸入信號分布圖...................................................................... 87. 圖 5-23. 電路佈局圖.................................................................................................. 89. 圖 5-24. 晶片量測環境佈置...................................................................................... 90. 圖 5-25. 單端輸入終端電路...................................................................................... 91. 圖 5-26. 晶片顯微照相圖.......................................................................................... 91. 圖 5-27. 印刷電路板量測.......................................................................................... 92. 圖 5-28. 能量分布比較圖.......................................................................................... 93. XIV.

(19) 表. 目. 錄. 表 2-1. 不同類型的 ADC 架構..................................................................................5. 表 3-1. 八位元 FSM 序列........................................................................................ 33. 表 4-1. 浮動開關電容技術之回授控制子電容及主電容切換.............................. 58. 表 4-2. 參考電壓選擇.............................................................................................. 64. 表 4-3. 現有省電 DAC 架構與傳統架構比較........................................................ 67. 表 5-1. 晶片規格表.................................................................................................. 74. 表 5-2. 測試晶片腳位配置...................................................................................... 76. 表 5-3. 晶片規格表.................................................................................................. 86. 表 5-4. 測試晶片腳位配置...................................................................................... 88. 表 5-5. 數次部分浮動開關技術與傳統架構之能量損耗比較.............................. 93. 表 6-1. 文獻效能比較表.......................................................................................... 95. XV.

(20) XVI.

(21) 第一章. 緒論. 1.1 研究背景與動機在近三十多年來，因半導體製程技術逐年成長，使得資訊科技產業的發展日新月異，各式的電子產品諸如：數位相機、筆記型電腦、車用電子、觸控螢幕及無線監控醫療設備，乃至於近期相當熱門的智慧型行動通訊產品，皆為因應生活所需而不斷地推陳出新，除了要求實用且價格合理外，消費者對品質及便利性的講究日漸提升，在這求新求變的世代中，科技產業勢必掀起一波更劇烈地大革命。然而，隨著積體電路(integrated circuit, IC)的高速發展，輕薄短小的概念已成為產品研發的流行趨勢，除了攜帶方便外，對於醫療用途之植入式晶片可為人類帶來更大的福祉。而近期的單一功能性晶片皆朝著整合的方向邁進，稱之為系統整合型晶片(system-on-chip, SoC)，如圖 1-1 所描繪。. 圖 1-1. 系統整合型晶片(SoC)架構. -1-.

(22) 此構思是將不同用途的單一晶片聚集，如類比轉數位與數位轉類比電路 (ADC/DAC)、時脈震盪產生電路(oscillator)、數位信號微處理系統(DSP)、記憶體 (memory)、計數器(counter)、電源調控單元(power management)，以及各種不同的輸出入介面(I/O)等[1][2]，將其構成的系統濃縮於同一晶片內，且該晶片涵蓋所有功能，可達成面積縮小、成本降低且用途多元之目的[3]。然而，整合眾多功能的系統晶片雖具備多重優點，但整合要各單元能彼此配合，勢必較單一晶片設計難度高，而功能增多其能量的損耗也會增加，這使得可攜式電子產品會發生待機時間嚴重減少的問題。因此，如何設計積體電路來有效降低晶片運作時付出的耗能，並在不影響效能的前提下，對設計者而言是相當具挑戰性的研究課題。. 積體電路設計的發展，在製程技術持續精進的支援下，邁入深次微米(deep submicron meter)的時代，由 0.35-μm、0.25-μm 演進至常用之 0.18-μm、90-nm 甚至更精密的技術，如圖 1-2。低功率、高效能且尺寸小的晶片不斷地問世，尤其以低功率電路具備延長電子產品的使用時效性之特點，成為許多晶片設計的主流趨勢。在混合信號系統中，信號夾雜著類比與數位的形式流通，常見的有類比數位及數位類比轉換器，此類型電路通常要同時處理兩種不同的信號。以數位電路. MinimumFeature Feature Size (μm)(μm) Minimum Size. Tech n olog y Scalin g 10. 10. 1. 0. 0.35μm 10. 0.18μm. -1. 90nm. -2. 10 1970 1975 1980 1985 1990 1995 2000 2005 2010 2015. Year. 圖 1-2. 半導體製程技術演進. -2-.

(23) 設計來說，供應電壓的降低，是最能直接達成低能源損耗的目的；然而，受限於電晶體的臨界電壓(threshold voltage)並不會隨著製程技術的進步而等比例的降低，較小的供應電壓往往導致電晶體驅動能力不足而造成電路效能的降低，使得類比電路在低電壓要維持相同效能的設計上將面臨較嚴峻的考驗。因此，在近期的文獻中，許多適合操作在低電壓的電路相繼被提出並且證實[12][13][14][16][17] [18]，其間的共通處是透過一些特殊的電路設計巧思來克服電晶體操作在低電壓下的劣勢，促使低功率消耗需求的產品得以成功的實現。. 1.2 混合信號系統概述圖 1-3 為混合信號系統的方塊圖[4]，其類比信號行經之路徑，包含一個可過濾掉頻帶以上之信號的抗交疊濾波器(anti-aliasing filter)來避免雜訊摺疊之干擾，後以操作於奈奎氏(Nyquist)頻寬之取樣保持電路(sample-and-hold circuit)產生一個非時變之信號，供給類比數位轉換器(ADC)執行量化的處理，所產生的數位型態資料將透過數位信號處理系統(digital signal processing)進行編碼重整，再將數位資料交付予數位類比轉換器(DAC)做信號的重組，最終會透過一個還原濾波器 (reconstruction filter)來進行週期信號的還原並輸出。. 圖 1-3. 混合信號系統架構. 本論文之著力點為設計一個低功率的類比數位轉換器，以便於提升混合信號系統整體效能。我們可選擇已具低耗能特色之逐次逼近式類比數位轉換器(SAR ADC)架構，藉由新穎的電路設計來改善其平均功率消耗值。此設計流程中，我們將以數學證實提出架構之可行性，再利用電路擬真軟體 Hspice 與 Cadence 來模 -3-.

(24) 擬並實現，最後再透過晶片的專案製作(tape out)及印刷電路板(printed circuit board, PCB)電路量測，來達成低耗能 ADC 之實作目標。. 1.3 論文架構與研究方法本論文共規劃六個章節，除了本章節已介紹的研究背景與動機，以及概述 ADC 的類型外，其後各章節的內容介紹將闡述如下；第二章本章節將說明類比數位轉換器的基本觀念，再介紹標準型態之逐次逼近式類比數轉換器的初始概念。第三章介紹 SAR ADC 所需使用的電路元件，如 MOS 開關、取樣保持電路、動態比較器、軌對軌比較器、符合 SAR ADC 之運算邏輯的暫存器及時脈產生器等設計。第四章討論開關電容切換之能量損耗，以傳統 SAR ADC 架構之數位類比轉換電路開始說明，接著介紹所提出之浮動開關電容 (floating capacitor switching, FCS)技術的電容切換架構，並藉由數學方程式來推導並證明該架構較傳統架構要節省能源的輸出。第五章首先探討浮動開關電容技術的非理想效應，接著實現兩個新穎架構：部分式浮動開關電容(partial FCS)技術之差動 SAR ADC，以及雙部分式浮動開關電容(double partial FCS)技術之單端 SAR ADC，並模擬及量測電路表現。第六章總結本論文所提出之電容切換技術與未來展望。. -4-.

(25) 第二章. 類比數位轉換器概論. 2.1 前言類比數位轉換器種類繁雜，大致可分為高速與低解析度之快閃式(flash)、低速與高解析度之三角積分(delta-sigma)調變器、中速與中解析度之逐次逼近式 (SAR)及管線式(pipelined)等，數種極具特色的基本架構。另外，利用彼此架構之特點所組成的綜合型 ADC，為改善操作速度與能量消耗也相繼被提出，如：並行式(parallel)、時間交叉式(time-interleaved)及以 SAR 量化之 delta-sigma 架構，依照不同的應用需求，各式樣的類比數位轉換器為此孕育而生，如表 2-1。表 2-1 Low-to-medium speed, High accuracy Audio applications Oversampling Integrating Delta-sigma. 不同類型的 ADC 架構[2]. Medium speed, Medium accuracy Audio applications Sensor system. High speed, Low-to-medium accuracy Video applications Communication system. Successive approximation Pipelined Algorithm. Flash Two-step Interpolating Folding Time-Interleaved. 2.2 取樣定理自然界的信號通常以具有連續性強度的類比形式存在，因信號隨著時間的更動會有所改變，故稱為連續時間信號(continuous-time signal, CT)。由於，人們對時變的連續時間信號處理較為困難，當信號由類比轉為數位形式時，必須對信號進行取樣，使得連續信號轉為較易分析處理的非時變離散時間信號(discrete-time signal, DT)。所謂的信號取樣，即針對一個連續時間信號以固定時間間隔的方式，. -5-.

(26) 將所對應到的每一個信號值記錄下來。轉由數學觀點分析，取樣即是將類比的輸入信號值乘上具有週期性的脈衝信號，所得之輸出大小為類比信號的強度，時間則為脈衝的週期。圖 2-1 表示類比輸入信號 xc(t)，經過 Ts 時間的週期性取樣後，產生離散信號 xd[n]。 ∞. xd (t ) = xc (t ) s (t ) = xc (t ) ∑ δ (t − nTs ) = n =−∞. ∞. ∑ x (nT )δ (t − nT ) c. s. s. n =−∞. (2-1). xd [n] = xc (nTs ). 圖 2-1. 連續信號與離散信號關係圖. 接著由頻域的角度來解析信號，將時間信號(2-1)式透過拉式轉換獲得頻率的表示如(2-2)式。引用信號處理的概念，於時域上信號之相乘可等效為頻域上做摺積(convolution)的轉換，可藉由以下方程式描述信號取樣之頻率轉換的過程。 Laplace xc (t ) ⎯⎯⎯→ xc (ω ). s (t ) =. ∞. Laplace s (ω ) = ∑ δ (t − nTs ) ⎯⎯⎯→. n =−∞. 2π ∞ 2π ⋅ ∑ δ (ω − n ) Ts n =−∞ Ts. (2-2). 將(2-2)式代回(2-1)式，信號透過摺積轉換後，可得到離散時間之頻域表示式。 1 2π 1 = 2π. xd (ω ) =. xc (ω ) ∗ s (ω ) ⋅. ∞ 2π 2π xc (ω ) ⋅ ∑ δ (ω − n ) Ts Ts n =−∞. (2-3). 1 ∞ 2π = ⋅ ∑ x(ω − n ) Ts n=−∞ Ts. 根據奈奎氏取樣定理，當頻域信號重建回類比訊號時，需定義其頻寬限制 -6-.

(27) (band limited)，也就是取樣頻率需操作於兩倍頻寬。依(2-3)式之時域而言，其取樣時間必須符合 TB ≥ 2 ⋅ Ts 的條件。理論上，經取樣後的訊號，僅需透過一個低通濾波器即可將訊號擷取出來。. 2.3 量化器在類比數位轉換系統中，類比信號經取樣後的離散信號將被傳遞，由量化器針對個別信號與臨界值(threshold value)比較，使得每一個取樣時間將產生其對應之數位輸出。然而，類比輸入信號與其對應之數位量化值會存在一個誤差量，即稱為量化誤差(quantization error)，這在類比數位轉換器中是無可避免的。此外，量化器的精確度主導著類比數位轉換器的性能優劣，在此將介紹數種常用的量化理論，來提升對量化器的認知。. 2.3.1 二進位量化器在類比數位信號的轉換過程中，僅利用一個臨界值來劃分兩個輸出位階之量化架構，稱為二進位量化器(binary quantization)。圖 2-2 繪製其轉移曲線及誤差值考量，橫軸 X 代表類比的輸入信號，縱軸 Y 表示數位輸出對應之位階。當信號 Y(digitized) Δy=LSB. X(analog). YFS. XFS. E. overload. X(analog) overload. LSB. 圖 2-2. 二進位量化器轉移曲線與對應之量化誤差. -7-.

(28) 遠離臨界值時，其量化誤差會隨之增大，在沒有信號強度過載的情況發生下，最大的量化誤差為最小有效位元(least significant bit, LSB)值的一半；而輸出位階與輸入信號相等時，此刻誤差值會最小。由於二進位量化器僅需執行兩個位階的判斷，在架構的實現上較為容易，且具有良好的線性度特點，較便於設計具數位轉類比的回授電路。. 量化器的實際運作上，會有遲滯現象(hysteresis)如圖 2-3 及直流位準偏移(DC offset)之易影響精確度的非理想效應發生。當輸入信號值跨越某一個位階時，其數位輸出仍保持前一個輸出狀態，此記憶區間即稱為遲滯現象。另外，在此記憶區間的中心點與理論值(Y)之間的差距，稱為直流位準偏移。量化器的可允許誤差範圍，通常在電路設計時就已制定完成，其非理想效應通常會與量化誤差一併處理，使遲滯與偏移現象對解析度的影響可降到最低。 Y(digitized) hysteresis. X(analog) offset 圖 2-3. 量化器之遲滯與直流偏移現象. 2.3.2 多位元量化器二進位量化器因僅需針對一個臨界值的精確度來做設計，除了具有良好的線性特性外，在架構的實現上也較為容易，其足跡遍布在許多的類比數位轉換器中。然而，對一定的量化範圍內僅區隔兩個輸出位階，較大的量化誤差將造成雜訊功率的累積，使得類比數位轉換器之解析度與效能因而受限。為了改善二進位量化器在高解析度電路應用的不足，就必須提供更多的臨界值來提高位階數，若 -8-.

(29) 能採用多位元量化器(multi-bit quantization)將是提升效能的一種解決方案。然而，高解析度與縮減量化誤差的要求雖然達成了，但更多的位階數卻會帶來精確度與雜訊相對提升的非理想效應，更多額外改善穩定度的電路在多位元量化器設計時必須一起考量。以N位元解析度做說明，常用的有兩種多位元量化器，分別為具有2N個位階的Mid-rise量化器與(2N+1)個位階的Mid-tread量化器。. 1. Mid-rise 量化器圖 2-4 為一個理想的 N 位元 Mid-rise 量化器信號轉移曲線與量化誤差，輸出的位階數為偶數，當輸入信號位於量化範圍的中間值時，恰為此量化器的參考位準。一個單位的輸入信號量為 Δx 如(2-4)式，其對應輸出位階量如(2-5)式以 Δy 表示，XFS 代表滿刻度信號範圍，而 Levels 是指量化器之位階數。 X FS X = NFS Levels 2. (2-4). YFS Y = N FS Levels − 1 2 − 1. (2-5). Δx =. Δy =. 圖 2-4. Mid-rise 量化器轉移曲線與對應之量化誤差. -9-.

(30) 2. Mid-tread 量化器一個理想的 N 位元 Mid-tread 量化器，輸出的位階數為奇數，當輸入信號位於中間值附近時，其對應之輸出位階並不隨信號增減而變化，如圖 2-5。每單位的輸出入信號轉換量定義為 Δx =. X FS X = N FS Levels 2 + 1. (2-6). Δy =. YFS Y = FSN Levels − 1 2. (2-7). Y(digitized). LSB. X(analog). YFS. overload. XFS. LSB e = y-Gx. 圖 2-5. overload. Mid-tread 量化器轉移曲線與對應之量化誤差. 3. 多位元量化器的非理想特性理想的量化器輸入斜坡(ramp)信號經轉換後，同位階層所對應到的位階碼都是等量的，但在實際電路的操作上，會因電路元件的不匹配或雜訊的干擾產生許多非理想效應，這些誤差帶給量化器所解析的位階出現偏移與精確度降低的問題，如圖 2-6 所描繪。其中，實際電路的量化曲線與理想有著不同的斜率產生時，即代表量化器出現增益誤差(gain error)，以 GQ 表示量化器之增益， Δx 與 Δy 即為 - 10 -.

(31) 誤差值，如(2-8)式之增益誤差。 GQ (ideal ) =. YFS Y + Δy Δ ⎯⎯ → GQ ( real ) = FS X FS X FS + Δx. (2-8). 實際與理想量化器在轉移曲線中，彼此在位置上所形成的差異即為偏移誤差 (offset)。理想的轉移曲線會與原點有所交集，而偏移誤差會使得實際轉移曲線於輸入信號軸上左右偏移。為了更進一步判斷每一個位階所產生的非理想效應，在此分別定義差分非線性誤差(differential nonlinearity, DNL)與積分非線性誤差 (integral nonlinearity, INL)。以一個最小有效位元值為規範，當轉移曲線的某一位階超過或少於一個 LSB，即稱量化器發生遺失碼。廣義而言，積分非線性誤差為實際解析的位階碼連線與理想線的最大差距，差分非線性誤差則定義實際解析出的各別位階碼與理想的差異，而積分非線性誤差即為差分的累積。. 圖 2-6. 非理想多位元量化器之轉移曲線. 2.3.3 量化誤差量化誤差為類比信號轉數位值所發生的一種不確定性雜訊，其強度取決於轉換器的位元數，也稱之量化雜訊(quantization noise)。在有限頻帶內的量化誤差通常限制分布在 ± 0.5LSB 間，頻譜分析如同白色雜訊(white noise)般平坦，以 fQ(q) - 11 -.

(32) 表示其整體之機率密度函數(probability density function, PDF)的分布，如(2-9)式，對應之機率密度函數圖描繪於圖 2-7。 LSB LSB ⎧ 1 ≤q≤ , − ⎪ f Q ( q ) = ⎨ LSB 2 2 ⎪⎩0, otherwise. (2-9). fQ(q) 1/LSB -LSB/2 圖 2-7. LSB/2. q. 量化誤差機率密度函數圖. 根據圖 2-7 之整體機率分布特性，可計算出量化誤差平均值為零 (zero-mean)，另採用均方根(root-mean-square, RMS)來加強誤差的特性，可表示成 VQ ( RMS ) =. 1 T /2 2 ⋅ VQ dt T ∫−T /2. 1 T /2 −t LSB = ⋅ ∫ LSB 2 ⋅ ( ) 2 dt = T −T /2 T 12. PQ ( RMS ). LSB 2 f LSB 2 1 = ⎯⎯ → SQ ( f ) = ( )⋅ fs 12 12. (2-10). (2-11). 其中，時間 T 為量化誤差的週期，以 SQ(f)表示量化雜訊的功率函數，其功率頻譜密度(power spectral density, PSD)可經由(2-11)式描繪出 SQ(f) (. LSB 2 1 )× 12 fs. -fs/2 圖 2-8. fs/2. f. 量化雜訊功率密度函數圖. - 12 -.

(33) 2.4 效能規格指標類比數位轉換器大多操作在兩倍頻寬之奈奎氏頻率，由於其性能可能受外在環境的雜訊干擾或製程上的非理想效應影響，使得制定之規格與實際運用上不相符。因此，這裡將介紹數種常用於衡量類比數位轉換器效能之性能指標，用以降低積體電路模擬與實際產出之差異性。. 2.4.1 信號雜訊比信號雜訊比(Signal-to-Noise Ratio, SNR)是輸入信號相對於頻帶內排除諧波失真(Harmonic distortion)之所有雜訊的均方根功率比值，大小以分貝(dB)表示，其計算方式如(2-1)式。信號雜訊比之峰值常用來評斷轉換器優劣的性能指標。 SNR (dB) = 10log(. Psignal V ) = 20log( signal ( rms ) ) Pnoise Vnoise ( rms ). (2-12). 信號雜訊比雖不具諧波失真，但是包含量化雜訊。一個解析度為 N 位元的量化器，其信號峰對峰(peak-to-peak)值可寫成 2N．(LSB/2)，弦波之均方根值為 Vin ( RMS ). 2 N ⋅ LSB 1 2 N ⋅ LSB = ⋅ = 2 2 2 2. (2-13). 藉由(2-13)式，即可導出信號與量化誤差之信號雜訊比。 SNR = 20 ⋅ log(. Vin ( RMS ) ) VQ ( RMS ). 2 N ⋅ LSB / 2 2 = 20 ⋅ ( ) = 6.02 N + 1.76 (dB ) LSB / 12. (2-14). 由(2-14)式之信號雜訊比推導可以得知，一個理想的十位元轉換器所對應到的 SNR 為 61.96dB，而解析度每升高一個位元，其信號雜訊比將會多出 6.02dB。高解析度之類比數位轉換器所需使用的量化精度必須增加，對於頻譜的表現上，量化雜訊相對於信號之能量值必須是減小的。 - 13 -.

(34) 2.4.2 信號雜訊失真比類比數位轉換器的非線性誤差會導致諧波失真，而輸入信號與頻帶內包含諧波失真之所有雜訊的均方根功率比值，稱之為信號雜訊失真比(Signal-to-Noise plus Distortion Ratio, SNDR) ，大小以分貝(dB)表示，其計算方式如(2-15)式。倘若無諧波失真的情況發生，亦即諧波雜訊的功率值極低時，其信號雜訊比會與信號雜訊失真比相等。 SNDR (dB ) = 10log(. Psignal ) Pnoise + Pharmonic. (2-15). 2.4.3 動態範圍動態範圍(Dynamic Range, DR)為衡量輸入信號功率值變動時的效能指標。當信號振幅漸減，信號雜訊失真比也隨之下降。圖 2-9 描繪輸入振幅大小與信號雜訊失真比之關係曲線圖。動態範圍之定義，當最高讀信號雜訊比所對應之最大信. SNR / SNDR (dB). 號振幅，與信號雜訊比為 0 時，所對應之最小信號振幅的相差值，動態範圍大小. 圖 2-9. SNR / SNDR 對輸入功率之動態範圍. - 14 -.

(35) 以分貝滿刻度(dBFS)表示。. 2.4.4 無雜散動態範圍無雜散動態範圍(Spurious-Free Dynamic Range, SFDR)是指主要信號頻率與頻帶中最大突波雜訊(spur)的功率相差值，大小以載波分貝(dBc)表示。其中，突波雜訊頻率多半是主要信號的奇次或偶次倍諧波。而在通訊應用上，SNDR 與 SFDR 是很常使用到的性能衡量指標。. 2.4.5 非線性誤差非線性誤差(nonlinearity error)決定類比數位轉換器量測值的絕對精確度，針對每位階所解析出的值而斷定是否有位元碼遺失的問題，理想上所有位階所對應到的數位輸出碼均等量，常用的有差分非線性誤差(DNL)及積分非線性誤差 (INL)。以 VLSB 表示電壓值 Vfull-scale 理想的位階量，如(2-16)式。 VLSB =. V full − scale 2N. (2-16). 其中，Vm 為實際位階量，可得解析度為 N 位元之差分非線性誤差如(2-17)式；利用差分非線性誤差之結果，可計算出積分非線性誤差如(2-18)式。 Vm − VLSB VLSB. (2-17). INL(m) = ∑ DNL(m). (2-18). DNL(0→2 N −1) = m. i =0. 2.4.6 品質因數品質因數(figure of merit, FOM)用來評斷不同架構的類比數位轉換器性能之. - 15 -.

(36) 優劣，而 FOM 之定義在不同的應用上有所差異。在此，我們舉出最適用於 SAR ADC 之品質因數，其 FOM 值正比於電路耗能，並考量速度與解析度的需求可寫成(2-18)式。其中，ENOB(effective number of bits)為有效位元數，ERBW(effective resolution bandwidth)為有效解析頻寬，即 3dB 頻寬。 Power 2 ⋅ 2 ⋅ ERBW (Unit : fJ / conversion − step ) FOM =. ENOB. (2-18). 2.5 逐次逼近式類比數位轉換器逐次逼近式類比數位轉換器(successive approximation register analog-to-digital converter, SAR ADC)的基本方塊，早在 1970 年代初期已被提出[6]，如圖 2-10。其架構可概括分為：取樣保持電路(sample-and-hold circuit)、比較器(comparator)、邏輯暫存器(logic registers)及數位類比轉換器(digital-to-analog converter, DAC)。 SAR ADC 的發展受限於當時積體電路設計對效能的要求遠高於低耗能，直至 1990 年代起，環保及節能意識抬頭，省電與高儲存能量的裝置被提倡，具有低功率特色的 SAR ADC 才得以被重新重視，一些效能改良的新穎 SAR ADC 電路，便不斷的被提出[7][8][9][11]。. 圖 2-10. 傳統 SAR ADC 方塊圖 - 16 -.

(37) 2.5.1 逐次逼近想法實例如圖 2-11，逐次逼近的原理可以 4×4 空間填補的益智拼圖為例，在六種不同大小及形狀的拼圖中，為了達到最快完成的速度，首先會選擇最大的 U 字形拼圖來消除掉大部分的面積，再來嘗試 L 形的次大拼圖，以面積大小依序放置，最後. 圖 2-11. 4×4 益智拼圖. 將 1×1 大小的拼圖放置在剩餘的空間裡。然而，由最大單位起至最小單位有順序的空間填補概念應用十分廣泛，如將液體裝滿至容器中、不同的大小晶片排列在同一晶圓的積體電路以及買東西找錢的問題等。在本篇論文中，我們將介紹的類比數位轉換器其運作方式類似於此論點，利用增減一個具規律性的電壓量方式，將輸出結果近逼至輸入信號值。. 2.5.2 二位元搜尋演算法基於二進位編碼，輸入信號進入 SAR ADC 後，會持續的以二分法的方式逼近參考值，並同時決定輸出碼，每次的逼近趨勢取決於前次的輸出碼，直到所有的位元都被決定後，最終的結果將並列輸出，即完成類比數位的轉換。一個 N 位元的 SAR ADC 之運作流程如圖 2-12[2]，輸入信號與參考值分別為 Vin 與 VD/A，而參考電壓範圍介於 0 伏特至 Vref 伏特間。SAR ADC 系統開始運作時，先設置一數位碼為 10002，即 VD/A 值為 Vref/2，供輸入信號 Vin 做比較，若 Vin 大於 VD/A，則輸出數位碼 Bn 持續為 1，表示 VD/A 必須朝 Vin 逼近，故在下一個週期的 VD/A 必須 - 17 -.

(38) 圖 2-12. SAR ADC 之二位元搜尋法流程圖. 加上(Vref/2)/2 的參考電壓量，即新的 VD/A 值為 3Vref/4，再進行與 Vin 新的一次比較，並決定 Bn-1；反之，若 Vin 小於 VD/A，則修正輸出數位碼 Bn 為 0，故在下一個週期的 VD/A 必須減少(Vref/2)/2 的參考電壓量，即新的 VD/A 值為 Vref/4。在此理論中，每次新週期所產生的 VD/A 值將會越來越逼近於輸入信號 Vin，而一個 N 位元解析度的 SAR ADC 需有 N 次的比較週期(clock-cycle)，由最高位元 MSB 起執行二位元搜尋法，直至最小位元 LSB 決定為止。. - 18 -.

(39) 第三章. 低電壓操作之 SAR ADC 電路元件. 3.1 前言隨著可攜式電子產品與生醫電子蓬勃發展，在電池有限的供電量下，如何去延長待機時間及降低耗電量，達成低功率電路設計，已成為產學界研究的重點方向。圖 3-1 為 SAR ADC 方塊圖，因僅需一個比較器即可完成類比數位的轉換，架構簡單且需求元件數少，是目前眾多轉換器中最省電的架構，故成為我們設計低功率類比數位轉換器之首選。. 圖 3-1. SAR ADC 基本方塊圖. SAR ADC 內部架構絕大多是由 CMOS 邏輯閘之數位電路所組成，其數位功率消耗與頻率的高低息息相關，可表示成(3-1)式[1]。 2 Pdigital = fCVDD. (3-1). 其中，f 為轉換器操作頻率，C 為負載電容，VDD 為供應電壓。由此方程式可知，具備平方項的電壓值主導了整體的功率消耗，若要有效地壓制功率的成長，降低系統的供應電壓是最直觀的方式。另外，類比電路的低電壓設計應更加謹慎，因電晶體之臨界電壓不隨供應電壓而降低，需特別考量其工作區的操作範圍，以確保電路能正常運作。在本論文使用的 0.18-μm 1P6M 製程下，常態電壓為 1.8-V， - 19 -.

(40) 為了達到省電的功效，我們採用 0.9-V 之低電壓設計，本章將探討 SAR ADC 的所有電路元件，並確保電晶體在低供應電壓中也能正常的操作。. 3.2 取樣保持電路及開關元件基本的取樣保持電路包含一個開關與取樣電容如圖 3-2(a)，步階響應(step response)為圖 3-2(b)，其輸出與輸入信號的關係可寫成 Vout (t ) = Vin ⋅ (1 − e. −t Ron ⋅C H. (3-2). ). 當開關啟動時，輸入信號將對電容 CH 進行充電，經過 t 秒時間後，輸出電壓與輸入信號極為接近約 ΔV 值時，代表信號已完成取樣並存至電容中。其中，為滿足 ADC 可完整的解析出每一位階， ΔV 值誤差範圍應小於 1/2 LSB，即 −t. Vin − Vout. 1 1 ΔV = LSB → Vin ⋅ e Ron ⋅CH LSB → Ron 2 2. (a). (3-3). (b) 圖 3-2. 取樣保持電路與步階響應. 為了能精確的紀錄每筆取樣資料，以下將針對不同類型的開關做進一步的探討，並期望在低電壓的電路設計上，所使用的開關元件具有低耗能及大信號範圍之特性。在此章節中，依不同信號傳輸範圍將分別介紹 MOS 之 N 型及 P 型開關、互補式傳輸閘(transmission gate)開關，而近期文獻所提出用以解決驅動力不足之時脈倍增(clock boosting)技術[17]，以及高線性度之靴帶式開關(bootstrapped switch)技術[27][28]。 - 20 -.

(41) 3.2.1 MOS 開關一個簡單的開關可由 MOS 電晶體來實現，因開啟時可不具備閘極電流，且 MOS 電晶體源極或汲極電壓與閘極無相依性，與雙載子電晶體相較下，MOS 元件較常被拿來作開關使用。而電路中常以單一 N 型或 P 型電晶體來實現信號之傳遞或阻隔的數位動作，也就是圖 3-3 所描繪之 NMOS 與 PMOS 開關電路。 clkb. in. out. clkb = low (b). (a) 圖 3-3. NMOS 與 PMOS 開關電路. 開關電路依閘極電壓高低來控制電晶體 ON 或 OFF，NMOS 在節點 clk 為高電位時開啟，輸入信號(Vin)會傳遞予輸出(Vout)，反之切斷信號傳遞路徑；而 PMOS 開關則是由低電位控制開啟。但在實際的開關電路中，需考慮元件的非理想效應，圖 3-3 為模擬開關電路在 TSMC 0.18-μm 1P6M 製程之 1.8-V 供電下，NMOS 與 PMOS 電晶體的轉導(transconductance)對輸入信號變化之情形。由模擬結果可知，信號經由 NMOS 開關傳遞時，較低的輸入電壓值有較好的傳導能力，但隨. Transconductance (A/V). 著電壓持續約提升至 0.9-V 後，信號幾乎無法傳遞予輸出，此時電晶體進入弱反. Input (v). 圖 3-4. 供應電壓 1.8-V 之轉導對應輸入信號曲線 - 21 -.

(42) 轉區(weak inversion)，開關失去應有的特性。PMOS 開關則是與 NMOS 開關特性相反，較高的電壓信號易傳遞，當輸入電壓值降至 0.9-V 後，電晶體的轉導降低，即產生較大的開啟電阻值(on-resistance, Ron)如(3-4)式，信號難以傳遞。 Ron ( N , P ) =. 1. μ ( N , P )Cox(. W )( VGS ( N , P ) − Vth ( N , P ) ) L. (3-4). 3.2.2 互補式傳輸閘開關為了克服僅能處理單一信號範圍的 NMOS 與 PMOS 開關，具有大信號傳輸範圍的互補式傳輸閘開關被提出，其電路乃是並聯 N 型與 P 型電晶體來降低開啟電阻如(3-5)式，此外結合兩者不同範圍的高轉導特性，也間接彌補了彼此有一低傳輸信號範圍之劣勢，如圖 3-5 所描繪。 Ron ( transmission gate ) = Ron , N || Ron ,P. (3-5). clk. in. out. clkb 圖 3-5. 互補式傳輸閘開關電路. 然而，互補式傳輸閘開關雖適用於大信號傳輸範圍之應用，但若採用低電壓設計，供應電壓降低至 0.9-V 時，由圖 3-6 可觀察到輸入電壓值的兩側可正常傳輸，但信號約在 0.3-V 與 0.6-V 間，因 NMOS 及 PMOS 之轉導能力變差與較大的開啟電阻，導致信號的傳輸有所困難，甚至可能帶來失真的問題。因此，較低的供應電壓設計，因信號傳輸路徑與電晶體閘極間僅有約一個臨界電壓的距離，信號傳遞的空間被壓縮，互補式傳輸閘開關不再適用。 - 22 -.

(43) Transconductance (A/V). 圖 3-6. 供應電壓 0.9-V 之轉導對應輸入信號曲線. 3.2.3 低臨界電壓技術在典型的電路設計中，臨界電壓的選擇可決定元件的基本效能，隨著先進製程的推出，電晶體的臨界電壓漸減，較小的供應電壓也可驅動元件運作，有助於設計低耗能特色之低供應電壓電路，提升產品使用時效。然而，低臨界電壓技術需仰賴先進的製程，更多的掺雜與光罩技術將提高晶片製作的成本。對於元件的物理特性，低臨界電壓易增加漏電流(leakage current)的產生，使得開關電容式電路發生諧波失真現象，進而影響系統的解析度。因此，採用低臨界電壓技術於類比電路上，需具備全盤的考量及謹慎的設計。以下將介紹兩種應用於取樣保持電路中的開關，特殊的電路設計巧思，促使開關電路在低供應電壓下也能維持良好的效能。. 3.2.4 時脈倍壓電路前述互補式傳輸閘開關雖已解決信號傳輸範圍的問題，但在低電壓設計下，由於電晶體驅動能力不足，造成信號難以被傳遞。因此，文獻上提出增強開關驅動能力的時脈倍壓電路，將電晶體閘極電壓倍增，使互補式傳輸閘開關MP與MN 在信號傳輸範圍內能順利導通，如圖3-7。 - 23 -.

(44) DD. M1. M2. clkb. M3 1. MN. 2 in. M4 clk. out. MP. clock boosting 圖 3-7. 時脈倍壓電路. 時脈倍壓電路為供給兩倍的時脈信號使開關順利啟動，其運作流程如下：首先，時脈信號 clk 於高電位時，電晶體 M2 導通並對電容 C2 充電至 VDD，因電晶體 M4 也導通，零電位傳遞至 clkb 端，此時的開關電路狀態為關閉。而時脈信號 clk 轉為低電位時，由於反向器將電容 C2 上的電荷反轉，累積的電壓差將會倍增，電晶體 M3 此時開啟並傳遞兩倍的供應電壓予 clkb，其最大信號值可達到 Vclkb 如 (3-6)式，開關因而導通。 Vclkb = 2VDD ⋅. C2 C2 + C P + C P , switch. (3-6). 其中，Cp 為電容 C2 對地之寄生電容，Cp,switch 為與節點 P 連接的所有開關之寄生電容。為了減小可能發生的閂鎖(latch-up)及電荷共享(charge sharing)現象，電晶體 M3 之基板(bulk)端必須有不同的偏壓。考量電容元件大小，電容 C2 應主導 Vclkb 之電壓，其電容值必須遠大於寄生電容，而電容 C1 因僅用來驅動電晶體 M2，電容值相對於 C2 可較為減小。時脈倍壓電路有效地克服在低電壓下開關導通的問題，但對深次(deep-submicron)微米的高階製程技術而言，持續的加壓會使電晶體的閘極毀損，減少元件的使用壽命。另一方面，長時間維持高電位的脈波信號，功率消耗的增加難免會形成電路效能額外負擔。. - 24 -.

(45) 3.2.5 靴帶式開關靴帶式開關為另一種可有效解決開關於低電壓難以導通的方式，如圖 3-8 所描繪。時脈信號 clk2 為高電位時，電路上半部形成一迴路對電容 Cb 預先充電並儲存 VDD 之電壓差，此時節點 G 為零電位並關閉電晶體 MS 開關。時脈相位改變時，高電位的 clk1 開啟開關，節點 G 將順著電路下半迴路提升至 Vin+VDD 的電位，即開關開始運作。節點 G 的電位將隨輸入信號 Vin 值而更動，並且在開關啟動後的任何時間點，電晶體 MS 的閘極至源極電位差恆為 VDD，也就是說 NMOS 開關的驅動電壓 VGS 為定值，如圖 3-9 信號暫態。此技術最大優點即為提供一個固定的轉導，避免開關阻抗與輸入信號相依的問題，諧波失真因而降低。. 圖 3-8. 靴帶式開關. G DD in. 圖 3-9. 信號暫態圖. 3.2.6 以靴帶式開關實現之取樣保持電路靴帶式開關的實際電路如圖 3-10，其中 MNSW 為取樣開關，CS 為取樣電容。 - 25 -.

(46) 其工作原理是讓電容 Cb 預存一個供應電壓 VDD 值，使 MNSW 導通後能維持足夠的驅動能力。以時脈信號 clk1 及 clk2 做暫態分析，當 clk2 為高電位時，開關 MN3 及 MP4 導通，將電容充電至 VDD。同時 clk2 也導通開關 MN5，零電位信號將藉由 MNT5 傳遞到節點 G 並關閉取樣開關 MNSW，信號保持在初始狀態。另一方面，當 clk1 為高電位時，起始開關 MN6S 導通，因電晶體 MP2 的閘極 E 與源極 B，有 VDD 的電壓差而導通，造成電晶體 MP4 截止。同時開關 MP2 將 B 點的 VDD 電位傳遞至節點 G，開啟了 MN1 以及 MN6 電晶體。此時在前一個相位充滿 VDD 電壓差的電容 Cb，將與輸入信號串聯成一個迴路，使得開關 MNSW 的驅動電壓 VGS 產生一個約 VDD 固定電壓差，MNSW 因而導通對電容 CS 充電並取樣信號。其中圖 3-10 的電晶體 MN1、MP2、MN3、MP4 與 MN5 等同於圖 3-8 中的五個開關。其餘的電晶體實為改善靴帶式開關之電路可靠度而添加。. 圖 3-10. 靴帶式開關之取樣保持電路. 在此說明其餘附加電晶體之功用，考量最糟的情況發生，即輸入信號來到最大的擺幅 VDD，時脈信號 clk1 為高電位時，若是摘除 MN6S 的電晶體作為起始電路，MP2 及 MN6 將不會有動作使開關 MN1 導通，即在正常狀況下的節點 A 與 B 之電位分別為 VDD 與 2VDD，與開關 MP2 連接之節點 G 也為 2VDD，在時脈信號 clk1. - 26 -.

(47) 期間 MP4 可確實被關閉，但缺乏起始電晶體 MN6S，所有開關的動作將停止。另外，當節點 A 的電位為 VDD 時，電晶體 MN6S 將截止，此時的 MP2 閘極 E 與源極 B 會有一個-2VDD 的壓降，故在節點 A 與 E 間加入 MN6 將有效的改善此電壓差距，約可降為-VDD。而電晶體 MNT5 的串接，是為了在時脈信號 clk1 於高電位時，避免 MN5 的閘極與汲極之電壓差達到 2VDD。圖 3-11 為 0.9-V 的供應電壓下，輸入信號 20-kHz 及取樣頻率 500-kHz 之靴帶式開關暫態模擬，由圖中可觀察在時脈信號. Volt (V). clk1 時，節點 G 與 Vin 維持一個供應電壓 VDD 的電壓差。. 圖 3-11. 靴帶式開關暫態模擬圖. -4. 6. x 10. Transconductance (mho). 5. 3. Bootstrapped 2 1 0 0. 圖 3-12. Clock-boosting. 4. NMOS 0.15. PMOS 0.3 0.45 0.6 Input voltage (V). 0.75. 0.9. 供應電壓 0.9-V 之不同開關電路於 CMOS 0.18-μm 製程技術下，採用最小的 W/L 電晶體比例之轉導的比較圖 - 27 -.

(48) 3.3 比較器電路比較器電路是用來比較輸入端點彼此之電壓大小。可正確判斷的電壓差距越細微，代表在類比數位轉換器中解析度越高。通常，比較器精確度的要求會遠小於 0.5 個 LSB 的誤差範圍內；而判斷所需要的時間，即比較器的操作速度，其受限於比較器的電流大小，以及後端元件的負載效應。為了得到較好的信號雜訊比，比較器普遍使用的輸入信號會採用差動模式。在比較器的架構上，結合一個. 圖 3-13. 比較器電路示意圖. 前置放大器(pre-amplifier)，提供增益值以便放大信號之電壓差距，並為了能快速地產生數位輸出信號，比較器後級通常還會加上栓鎖電路(SR-latch)，大致電路架構如圖 3-13 所繪。為因應提出的 SAR ADC 架構需求，我們將探討兩種不同的比較器電路，依照信號可分為單端(single-ended)與差動(differential)架構，由於處理的信號不同，比較器設計考量與精確度的測試也會有所差異，以下將會一一闡述。. 3.3.1 比較器的非理想效應直流位準偏移(offset)與輸出入信號交互干擾(kickback noise)為兩種在比較器身上最常發生的非理想效應。偏移現象來自於對稱元件製程上的不匹配，即電晶體長寬比發生變化，使得元件在比較器準備狀態下所流經的電流有微量的差異，也就是臨界電壓不等值。此非理想效應可藉由加大元件的長寬比來讓誤差相對減 - 28 -.

(49) 小如(3-7)式，或是文獻上廣泛應用之偏移消除(offset cancellation)技術[34][35]。. σ2 =. AVTH W ⋅L. (3-7). 而干擾現象的發生，源自於輸入對電晶體閘極與汲極間的寄生電容效應，當信號有個劇烈的變動時，即較高頻率的信號產生，閘極與汲極間等效為短路，使得原先的輸出信號回饋給輸入端，信號將失去判斷的準確度，尤其對稱元件阻抗不匹配更加顯著。信號交互干擾可藉由提高輸入對電晶體的轉導值來改善，較常使用的方式為添加一組前置放大器。另外，比較器的前後相位之輸出交互影響現象稱之為遲滯(hysteresis)，此現象發生會嚴重影響比較器的解析度，因此大多數的比較器電路有重複歸零(regenerative reset)的機制，讓判斷的精確度不受影響。. 3.3.2 軌對軌比較器比較器之輸入級電路常以單一差動對組成，受限於單調之共模範圍，對於大擺幅的輸入信號來說，有實現上的困難度。圖 3-14 將 PMOS 與 NMOS 輸入對以並聯的形式相接，比較器的判斷範圍將可涵蓋兩者達到最大幅度，稱之為軌對軌 (rail-to-rail)比較器[32]。其操作原理可依信號範圍分為三個部分，當輸入電壓靠. P. MP1. MP2. Second stage. in+. MN1. MN2. N. 圖 3-14. 軌對軌比較器. - 29 -. in-.

(50) 圖 3-15. 軌對軌比較器電路實現. 近接地位準時，由 P 型電晶體來判斷；反之靠近供應電壓時，N 型電晶體來判斷。而輸入電壓位於共模位準時，兩者將同時操作。. 軌對軌比較器實際電路[17]如圖 3-15 所描繪，其工作原理是利用輸入信號的電壓差異來決定電流源 MP0 及 MN0 的流向，並透過正回授 MN3 及 MN4 與再生電阻. comp = 4 MHz. Vin+ = 0.0017 V Vin- = 0 V. op. Vin+ = 0.4517 V Vin- = 0.45 V. op. Vin+ = 0.9017 V Vin- = 0.9 V. op. 圖 3-16. on. on. on. 軌對軌比較器精確度模擬. - 30 -.

(51) MN5 及 MN6 加大電壓增益，以便提升比較的精確度。其中，NMOS 輸入端使用電流鏡 MP3、MP4、MP5 與 MP6 產生較大負載並匯流電流至正回授。另一方面，時脈信號 comp 為低電位時，電晶體 MP0 及 MN0 將切斷電流的輸送來減少能量損耗，比較器此時為重置的狀態，即電晶體 MN5 及 MN6 將輸出信號歸零，進而降低比較器的遲滯現象。而添加最後一級反向器之目的，在於將輸出的位準確實提升至數位電壓，以便栓鎖電路能迅速產生所需之數位碼。圖 3-16 為軌對軌比較器於操作電壓 0.9-V 之精確度模擬。以八位元來說，一個 LSB 的電壓量約為 3.515-mV，我們將精確度設計在 0.5 個 LSB 內，並針對位在不同範圍之輸入信號給定約 0.0017-V 之電壓差距，以確保比較器在所有可能出現的位準皆能順利解析。. 3.3.3 動態比較器動態比較器電路如圖 3-17 所描繪，架構採用較節省功率的時脈控制開關的運作方式[33]。當時脈信號 clk 為高電位時，比較器執行差動信號大小的判斷，因栓鎖電路同時具有 P 型與 N 型電晶體，電壓位準一經判斷結束，即可迅速的拉升至數位電壓；而時脈信號 clk 於低電位時，動態比較器做歸零重置的工作，同時輸入對電流源 MN0 亦會同時關閉，電晶體 MP1 與 MP2 會將高電位傳遞至電晶體 MP5. 圖 3-17. 動態比較器電路實現. - 31 -.

(52) 圖 3-18. 動態比較器精確度模擬. 與 MP6 之閘極，使得栓鎖電路的電流路徑被切斷，達到有效減少功率的效用。另外，十位元解析度的 SAR ADC，供應電壓為 0.9-V 時，一個 LSB 的電壓量約為 0.879-mV，圖 3-18 為動態比較器暫態模擬，輸入差動信號後，由觀察可得知比較器可達應有之精確度。. 3.4 逐次逼近暫存器逐次逼近暫存器(SAR)是由 CMOS 數位邏輯閘組成，用來處理比較器每一個時序的輸出數位碼，透過暫存的模式，在每一個時序中提供數位類比轉換器一組資料。首先，預測 MSB 值，並透過移位(shift)、讀取(load)及記憶(memory)的步驟，一個時序(clock cycle)決定一個位元，直至最小位元 LSB 被決定後，將循序產生的資料以並列的形式讀出。一般常見的 N 位元架構如圖 3-19，包含一組移位暫存器與一組記憶暫存器，此作法共需要 2N 個 Flip-Flop，邏輯概念簡單且直觀，但所使用的正反器數量龐大，將無法避免較大的佈局面積與功率消耗。 - 32 -.

(53) 圖 3-19. 傳統 N 位元逐次逼近暫存器[29]. 3.4.1 Non-redundant SAR 工作程序為了能減少繁雜的數位電路且同時兼顧低功率特色，一種簡化邏輯但可達到相同功用之 non-redundant SAR[29][30]被提出，其動作始於 Reset 脈衝信號，並透過控制信號 Clock 將每筆資料循序的產生，直至最後一個位元判斷完畢，所有位表 3-1. 八位元 FSM 序列[30]. Conversion step 0 1 2 3 4 5 6 7. 1 B7 B7 B7 B7 B7 B7 B7. 0 1 B6 B6 B6 B6 B6 B6. 0 0 1 B5 B5 B5 B5 B5. 0 0 0 1 B4 B4 B4 B4. 0 0 0 0 1 B3 B3 B3. 0 0 0 0 0 1 B2 B2. 0 0 0 0 0 0 1 B1. 0 0 0 0 0 0 0 1. Final results. B7. B6. B5. B4. B3. B2. B1. B0. DAC input data word. - 33 -. Comparator output B7 B6 B5 B4 B3 B2 B1 B0 –.

(54) 元再同步的並列輸出。以八位元的 SAR ADC 為例，當信號執行取樣時，暫存器此時為重置的狀態，首先猜測 B7 (MSB)為 1 其餘為 0，即輸出數位碼 100000002。將該筆資料回授予 DAC 還原出對應之位階，並經由比較器與取樣信號執行大小的判斷，而第一次比較的結果 B7 傳遞給暫存器中，此時原先預測 MSB 為 1 的信號位移至 B6，即輸出數位碼 B71000002，其工作原理如此不斷地執行預測、讀取及移位的動作，表 3-1 為所有階段的位元編碼，每次轉換由 Clock 來控制。其中，由於每位元的邏輯處理方式環環相扣並將終止於 LSB 處，故稱之 finite state machine (FSM)。. 3.4.2 Non-redundant SAR 電路實現 Non-redundant SAR 的電路實現如圖 3-20 所描繪。此架構所需的正反器數目相較於傳統 N 位元暫存器少掉一半，由 N-1 個控制單元(control unit)所構成，每一個控制單元內包含著一個 D Flip-Flop 與數個 CMOS 邏輯閘電路，其布林函數可表示為(3-8)式。為了保有預先設定 MSB 信號為 1 的機制，第一組控制單元內部採用具有 SET 功能的 D Flip-Flop，其餘保留原先的 RST 設定，即 Reset 信號觸 Bit next = Load ⋅ Bit + Mem ⋅ Bit + Mem ⋅ Shift ⋅ Bit. 圖 3-20. N 位元 non-redundant SAR 電路方塊圖. - 34 -. (3-8).

(55) 發時，其輸出數位碼為 100...0002；另外，邏輯控制單元的實際電路如圖 3-21，由於最後一組控制單元因位元碼可直接輸出予 DAC，所以移除具記憶功能的 MEM 控制信號。. 圖 3-21. 邏輯控制單元. 圖 3-22 為十位元 non-redundant SAR 架構之暫態模擬。其中，Reset 信號對暫存器做一個歸零重置的動作後，輸入一筆 0 及 1 連續的資料(Data)予暫存器讀取，可觀察到控制時脈移位的動態特徵，最終輸出的數位結果可在 Memory 的狀態下. 圖 3-22. Memory. Memory. 並列取出。. 十位元 non-redundant SAR 模擬. - 35 -.

(56) 3.4.3 單相位時序正反器常見的 CMOS 單相位時序正反器(true single phase clock, TSPC)多依據 Yuan 及 Svensson[31]提出之九顆電晶體所改良設計，如圖 3-23 具設定(set)與重置(reset) 功能的 TSPC。此類正反器的特點在於架構簡單與高操作速度，電晶體數目比傳統邏輯電路正反器是較少的，因此益於我們設計低功率電路。 DD. DD. M1. M5. M2. set. DD. M9. M6. D. DD. M12 Qb. M3 M4. setb. Q. M7. M10. M8. M11 M14. M13. setb. (a) DD. DD. M1 Rb. M4. M2. M5. DD. M9. DD. M12. D. Qb M6. M3. M10. M7 M8. Rb. M11. (b) 圖 3-23. Set 與 Reset 之單相位時序正反器. - 36 -. Q M13.